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数字钟设计 一、实验目的： 通过设计实例，深入理解自顶向下设计方法，系统设计规范、系统设计、模 块设计和系统仿真与实现各阶段的设计内容，初步掌握规范的数字系统设计方法 并实践。 二、实验要求： 1、系统概述：设计一个用 LED 7 段显示器显示的 24 小时制数字钟。 2、系统目标： （1）用 8 个 LED 显示时间，如 9 点 25 分 10 秒显示为，09－25－10。 设置 2 个按键，按键 SET 用于工作模式选择，按键 UP 用于设置数值。 （可选） 按 SET 键循环设置工作模式为：正常显示－时设置－分设置－秒设 置。在设置工作模式时，被设置相应数字按 1 秒速率闪烁，其它数字不变。 在设置工作模式时，按 UP 键一次，被设置相应数字增加 1，加到最大 值后再加返回 0，如小时加到 23 后再加就返回 0，分和秒加到 59 后再加返回 0 。 3、系统设计依据： 外部输入时钟为 40MHZ，通过分频产生秒脉冲信号，用模 60 计数器对其计 数产生分脉冲信号，对分脉冲用模 60 计数器对其计数产生时脉冲信号，再用模 24 计数器对时脉冲计数，即可实现一天 24 小时的时间信号，通过 7 段 LED 数码 管显示出来则为基本数字钟，校时电路通过两个外部异步按键对“时”、“分”、 “秒”显示数字进行校对调整。 4、系统实现要求： 要求用 Mars-EP1C3-EDA 实验平台。芯片与封装选择：本设计用 EP1C3T FPGA 实现，144 脚封装，输入输出为 LVTTL 电平。 5、系统验证及测试要求： 用 Mars-EP1C3-EDA 实验平台搭建模拟测试平台测试，测试验证数字钟实 现设计目标。 三、系统设计关键技术;;3; Clock_cnt;5;h_set:时设置使能信号； ;d_out[0];为了减小仿真时间和难度，把分频值改小进行仿真。设置 clk 周期为 2ns。 设置对clk 进行 4 分频产生 scan_clk； 设置对scan_clk 进行 3 分频产生key_clk； 设置对key_clk 进行 5 分频产生s_clk。;（2）功能仿真;Normal;（2）、功能仿真 ;Hour=0;min=0; sec=0;ctl=3d0;hour=0;min=0; sec=0;Sel=3d0;有图可知，“正常显示”状态下，不管 up_en 是否按下，时、分、秒的计数 都正确。 ②“时设置”：设置 h_set=1，m_set=0，s_set=0；;d_col=8b1111_1110;显???原理：用 1ms 的扫描信号循环控制数码的某一位有效，在相应为有效时 输出数据经译码后驱动数码管，比如：d_col=8’b1111_1110,8 位数码管的最低 位有效，此时将秒的低四位数据（s_data[3:0]）译码，驱动数码管，若此时 s_data[3:0]=4’d9=4’b1001,数码管此时将显示“9”。 数码管译码表：;七、系统功能仿真 计数初始设置：设置系统复位后时间初值为“23—45—09”； 分频设置：设置clk 周期为 2ns。设置对clk 进行 5 分频产生 scan_clk；设置 对 scan_clk 进行 5 分频产生key_clk；设置对key_clk 进行 4 分频产生 s_clk。 （1）正常显示模式;八、系统综合实现及静态时序分析 ;19;20;end endmodule 测试代码： `timescale 1ns/1ns module freq_div_tb; reg rst_n,clk; wire key_clk,scan_clk,s_clk; always #1 clk=~clk; initial begin clk=0; rst_n=0; #3 rst_n=1; #200_000 $stop; end freq_div freq_div(clk, rst_n, scan_clk, s_clk, key_clk); endmodule Key_ctl 模块：;22;23;24;25;26;27;28;29