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第3章
VHDL设计初步 ;3.1 多路选择器VHDL描述 ;;;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 寄存器描述及其VHDL语言现象 ;3.1 寄存器描述及其VHDL语言现象 ;3.1 寄存器描述及其VHDL语言现象 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述 ;3.1 多路选择器VHDL描述;3.1 多路选择器VHDL描述 ;3.1.4 半加器及VHDL描述;【例3-5】
LIBRARY IEEE; --半加器描述(2)
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT (a, b : IN STD_LOGIC;
co, so : OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF h_adder is
SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ;
BEGIN
abc = a b ;
PROCESS(abc)
BEGIN
CASE abc IS
WHEN 00 = so=0; co=0 ;
WHEN 01 = so=1; co=0 ;
WHEN 10 = so=1; co=0 ;
WHEN 11 = so=0; co=1 ;
WHEN OTHERS = NULL ;
END CASE;
END PROCESS; END ARCHITECTURE fh1 ; ;3.1 1位二进制全加器的VHDL设计 ;3.1 1位二进制全加器的VHDL设计 ;3.1 1位二进制全加器的VHDL设计 ;3.1 1位二进制全加器的VHDL设计 ;3.1.5 1位二进制全加器的VHDL设计 ;或门VHDL描述 ;【例3-7】
LIBRARY IEEE; --1位二进制全加器顶层设计描述
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY f_adder IS
PORT (ain，bin，cin : IN STD_LOGIC;
cout，sum : OUT STD_LOGIC );
END ENTITY f_adder;
ARCHITECTURE fd1 OF f_adder IS
COMPONENT h_adder
PORT ( a，b : IN STD_LOGIC;
co，so : OUT STD_LOGIC);
END COMPONENT ；
COMPONENT or2a
PORT (a，b : IN STD_LOGIC;
c : OUT STD_LOGIC);
END COMPONENT；
(接下页）; (接上页）
SIGNAL d，e，f : STD_LOGIC;
BEGIN
u1 : h_adder PORT MAP(a=ain，b=bin，co=d，so=e);
u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum);
u3 : or2a PORT MAP(a=d， b=f， c=cout);
END ARCHITECTURE fd1;
;;3.1 1位二进制全加器的VHDL设计 ;连接说明语句;3.2 基本时序电路的VHDL描述 ;3.2 基本时序电路的VHDL描述;3.2 基本时序电路的VHDL描述;3.2.1 D触发器VHDL描述的语言现象说明 ;3.2 基本
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