运放设计实例.docxVIP

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跨导运算放大器设计实例 李福乐 lifule@tsinghua.edu.cn 1 Specifications CSMC 0.6um DPDM CMOS Process GBW 100MHz, PM 60 when CL=2pF DC Gain 80dB Output swing 4V (differential) Full differential architecture Low Power (Large FOM) 所设计的OTA要应用于课程设计10bit cyclic ADC中。 在开关电容ADC中,ADC的速度取决于级电路的建立速度,而级电路的建立过程 可视为由大信号压摆区和小信号线性建立区构成,其中,小信号建立区的时间通常要占到总建立时间的80%~90%,因此,OTA的大信号压摆率对ADC的速度影响 较小; 从另一个方面来说,压摆率只取决于偏置电流,当偏置电流和电容确定后,无论输入管的VGS-VT是大是小,压摆率都不变。对于连续信号处理电路,我们希望OTA在整个设计带宽内工作时,输出信号不会因为摆率跟不上而幅度受限,这个时候需要SR/GBW大一些,即输入管的VGS-VT大一些;但是,对于采样信号处理电路,比如我们所要设计的ADC,当我们确定好偏置电流,然后降低输入管的VGS-VT,这个时候,SR不变,GBW变大,即SR/GBW变小了,而最终的建立时间反而缩小了,ADC的速度加快了。 因此,SPEC中没有提出对SR的具体要求。 注意:不同应用对SR/GBW的不同要求! 2 Design flow MOST parameters of the specified process Deciding the optimal structure Main stage circuit design Bias design Common feedback design Layout design and verification LPE Post-sim 3 MOST parameters ? u? Cox? – Find out un, up, toxn and toxp from model library ? K’? K = μCox 2n = 1+ CD Cox si: IDS = K WL (VGS ?VT )2 VGS wi: IDS expnkT q  tox tsi = Cox CD  ≈ L50min 2ε si ( φ ?VBD ) qNB εox t εoxsi tsi 在设计中,最重要的是晶体管的电流公式;根据晶体管的电流公式可知,我们要首先确定由工艺确定的K’,Cox 4 MOST parameters u? Cox? – Find out un, up, toxn and toxp from model library K’? ε si = 1 pF cm εox = 0.34 pF cm  μn ≈ 426 cm 2 Vs μ p ≈ 192 cm 2 Vs t ox ≈ 12.5nm Cox ≈ 2.72 ? 10?7 Fcm2 n = 1.2 ~ 1.5  VEn ~= 5V/um VEp ~= 3V/um  ? 在设计中,最重要的是晶体管的电流公式;根据晶体管的电流公式可知,我们要首先确定由工艺确定的K’,Cox 拿到一个工艺MODEL后,首先根据库中提供的un, up, toxn, toxp来推导出设计所需的Cox, K, 以及估计VEp, VEn n的值与VBD电压有关,其值通常在1.2~1.5之间。 特别地,VE的值与晶体管的VDS有关,它可通过以下的方法来估计: 编写SPICE程序对一个晶体管进行工作点分析(.op),所加的偏置电压尽量接近实际电路中要用到的情况,比如VGS-VT=0.2V, VDS=0.3~0.4V,仿真完毕后,从.lis文件中找到该晶体管的IDS, gds, 然后用公式 VE = IDS/(L*gds) 来估计VE。 参数VE主要与增益有关,相比于其他设计量,增益是难以准确设计的指标;因此,我们也无须得到非常精确的VE值,而只需一个比较保守的估计值,这样设计出来的增益更容易在仿真中通过。 本胶片中给出了设计中要用到的0.6um CMOS工艺的相关参数的值。 5 Equations to remember IDS = K W (VGS ? VT ) 2 (1+ λVDS ) Strong L inversion r = 1 = VE L VE为工艺参数 DS λ I DS IDS g = 2IDS = 4kT 2 3 + R df dV 2 V ?V g m ieq m GS T A = 2VE L R = RG + RS +

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