华北电力北京大纲vhdl设计表示和综合.docx

《VHDL设计表示和综合》课程教学大纲 课程编号课程名称：VHDL设计表示和综合 英文名称：VHDL Desig n Represe ntation and Syn thesis 总学时：48 总学分：3 适用对象：电子信息工程 先修课程：数字电子技术基础 A，可编程逻辑器件的原理与应用，C语言 一、 课程性质、目的和任务 本门课程是电子信息工程专业的专业课，是了解数字系统自动设计领域入门知识的一门课程，随 着信息时代的到来，数字系统设计的方法已经发生了深刻的变革，电路描述采用高级语言，设计 手段由原来的手工设计已经发展到现在的自动设计。通过本课程的学习，学生可以掌握逻辑模拟 软件算法的实现原理，数字系统自动化综合软件算法的实现原理，数字系统可测性设计的基本方 法。 二、 教学要求和内容 基本要求：要求学生了解数字系统设计自动化领域的研究内容，理解逻辑模拟算法的工作原理， 熟练掌握组合逻辑函数的立方体表示方法和运算法则，掌握逻辑综合算法的基本原理 ，了解BDD 表示方法。 基本内容：重点学习逻辑模拟算法的基本原理，布尔函数的立方体和二叉表表示方法，立方体的 各种运算定义，组合逻辑电路和时序逻辑电路的综合算法 。其中组合逻辑电路和时序逻辑电路的 综合算法是难点。 三、 教学安排及方式 以课堂讲授为主，辅助于课堂讨论，讲授与讨论基本达到： 9: 1。 四、 各教学环