pld交通灯实验报告含源程序.docxVIP

一、 实验目的 1设计一个简易交通灯控制器，并在实验装置上验证所设计的电路； 学习层次化设计方法。 二、 实验要求 位于十字路口的交通灯，在 A方向和B方向各有红、黄、绿三盏灯，亮灭顺序如表所 示，1表示亮，0表示灭，假设灯亮灭时间均为 1S。本实验设计输入方法、验证器件不限, 最终需建立一个元件符号。 A方向 B方向 红灯 黄灯 绿灯 红灯 黄灯 绿灯 1 0 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 0 0 1 0 1 0 0 0 1 0 思考题：如何实现各灯亮灭时间可调? 三、模块电路设计 拟采用层次化设计方法完成各个模块的设计， 即底层电路用VHDL语句实现功能，顶层 电路把各个模块连接起来，构成整个交通灯控制。 1、分频器 1.1、10M的分频器底层电路 VHDL library ieee; use ieee.std_logic_1164.all; use ieee.std_logie_ un sig ned.all; en tity div_10M is p ort(clk:in std_logie; divout:out std_logie); en d; arehiteeture f1 of div_10M is sig nal cn t:std_logie_veetor(23 dow nto 0); sig nal elk_te mp: std_logie; con sta nt m:i nteger:=4999999; begin pro eess(elk) begin if elk event and elk=1 the n 程序如下: --库 --程序包 --实体 --输入频率端口 elk --结构体 --进程的敏感信号为输入频率 elk if cn t=m the n elk_te mp=not elk_te mp; cnt=(others=0); else cnt=ent+1; --否贝U cnt=ent+1 end if; --如果检测到elk的上升沿嵌套if语句 --如果ent=m，则ent归零 end if; divout=clk_te mp; end p rocess; end f1; 1.2、10M的分频器顶层模块如下: ? div 10M 1 elk divoLft .；inst1 L ■斗■￥ ■ ■二 2、计数器 2.1、设计一个8进制计数器底层 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_ un sig ned.ALL; ENTITY cou nt_8 IS P ORT(clk:IN std_logic; q:OUT std_logic_vector(2 DOWNTO 0)); END; ARCHITECTURE one OF count_8 IS sig nal q1:std_logic_vector(2 DOWNTO 0); BEGIN P ROCESS(clk) BEGIN if clkeve nt and clk=1 the n q1=q1+1; END IF; END P ROCESS; q=q1; VHDL语句如下: --库 --程序包 --实体 --定义此实体count 8的结构体名是one END; 22、8进制计数器顶层模块: count 8 elk cq[2,.O] inst 2.3、计数器仿真结果如下: I 觀 SnuUiDn RephI - Siirtnn 斗亦曲耐 31 T1 li hr ^imulttSan WTawiTDrma SiH-dqti-Hi nedt Tiniri呂 K l3 恬 任 H幽I TimEer. A ir-Q Sl 站 p 3 7 =u’ES ] -cq[l] L岬] 15.0F5rtt JlJpWtW IS 1.92 ns Ihbei 刈. End. ■_铀9 知甲/事 W 5 ri 函 q w ]Q0 p RT ISO 卩「乍 】卵卩 Pl IMp 齐乍 l? ,□ n iW p nr 15 trre L_n_FLrLrLrLn_rLrLrLrLrL_rLrLrLri_rLn_rLn_rL_r I ■ ~I ” 「 1 cm ■Il 增计数器从0计数到7然后循环输出3个二进制数从000到110。 3、译码器3.1、3-6译码器底层 VHDL语句如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_ un sig ned.all; en tity gate3_6 i