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EEPROM和OTP工艺研究报告 By河马 2010-11-10 EEPROM工艺简介 EEPROM工艺简介 ■ EEPROM工艺的存储单元由两个NMOS晶体管组成 ■ N1为耐高压增强型NMOS晶体管。作为存储单元的控 制晶体管。 ■ N2为耗尽型NMOS晶体管，有两层硅栅，一层为浮栅 用来存放电子，N2就是存储单元的存储晶体管。 PSUB EEPROM存储单元原理 / \浮栅和隧道窗口 丿 PSUB N+ N+ SG CG VB □ VS 占EEPROM存储单元原理 ■主要利用隧穿效应，对存储单元进行擦除和写 入操作o ■写入操I乍时，在控制栅CG上加上一个高压，电 压会通过电容耦合到浮栅上，强电场作用下， 电子通过漏端上面80到90A的薄氧化层隧道窗 口进入浮栅。 ■擦除操作时，在漏端VB加上一个高压，控制栅 CG接地，由于电容耦合效应，浮栅会处于低电 压。电子通过漏端上面80到90A的薄氧化层隧 道窗口进入漏端。 ■漏端电压通过选通管N1控制。 EEPROM写T〃原理 vsD■控制栅CG=16V, vs D ■选择栅SG=15V, ■位线端口 VB=0, ■源端vs悬空， -电子由隧道窗口进入到浮栅上, 并保持住。 ■然后，控制栅CG=0V, ■浮栅上存有电子，N2浮栅电 压=-5V,因此耗尽型N2关闭。 EEPROM写“0〃原理 J ■控制栅CG=0V, TOC \o 1-5 \h \z ■选择栅 SG=15V, I | ■位线端口 VB=16V, * -L 丰 vs ■源端VS悬空， 2 1 1 F ■电子由隧道窗口放掉。 ■然后，控制栅CG=0V, ■浮栅上没有电子，N2浮 栅电压=0V,因此耗尽 型N2导通。 ” EEPROM工艺层次 ■以csmc0.6um EEPROM为例，在标准 MS CMOS工艺下，增加如下MASK： NVT: For memory cell transistor and HV native NMOS LVT: Channel implant for LV NMOS and LV PMOS devices TUOX： Tunnel oxide window in the memory cell transistor ONO: ONO structure for cell transistor and ONO capacitors P-field: Nch device substrate BN+: Buried N+ region in memory cell N-offset： For HV NMOS P-offset： For HV PMOS NLDD: NLDD dope implant for NMOS device 遇到的问题 ■有没有不改变工艺层次，工艺简单，可靠性又很高的非挥发性存储器结构？ ■上层的Poly2仅仅是一个电极与浮栅形成电容，并与衬底和浮栅形成的电容串联。 Poly2可不可以用其他材料(NwelL Pwell)代替？ OTP（—次性可编程）工艺思路 ■基于这种思想，提出OTP工艺，只用一层Poly来实现类似EEPROM的结构。 EEPROM变形为OTP工艺剖面图 SG | CG 1 EEPROM存储单元 J us *■ J J j N+ N+ 4+ N+ PSUB f 、、 下 OTP为什么只能写T? ■为了兼容标准CMOS工艺，源漏采用的是LDD结构， NMOS管Source和Drain不能耐高压。 ■写“l.： VB=0, N2的Source端电压为0。CG为高压。 ■写Pl要侵些的延g端电宝为高压（即vb亦为高 高压会导致Nl、N2的Sou「ce/D「airi与PSUB击穿。 NLDD 热载流子效应 ■在强电场作用下，载流子沿着电场方向不断漂移，不 断加速，即可获得很大的动能，从而可成为热载流子 ■在VLSI中，热载流子效应往往就是导致器件和集成电 路产生失效的重要原因，所以是需要特别注意和加以 防止的。 ■利用M OSFET中的热载流子可以向栅氧化层注入的作 用，能够制作出存储器。 ■ OTP正是基于这个原理。 ■栅氧厚度、结深、沟道长度、LDD注入、漏端最大电 场强度等影响热载流子效应。 占OTP的存储与读取 ■浮栅区实际上是一个NMOS管。 ■浮栅电压〉Vt, NMOS开启。 ■浮栅电压＜Vt, NMOS关闭。 问题？ ■ OTP的浮栅NMOS用增强型还是耗尽型？ ■普通标准CMOS工艺有NLDD注入，对热载 流子注入不利，如何克服？ ■存储单元是不是一定要用NMOS? ■注入电子过程有没有烧坏晶体管的风险？ 图片来源： 图片来源：IQS123 （代替烧铝用做用户设置） OTP OTP存储单元结构2 一种改进型的OTP