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vivado约束指导手册 时序分析 时序路径 时序路径由设计中 instance 之间的连接决定。在数字设计中，时序路径由一对时序元件 (sequential elements) 形成，这对时序元件由一个或二个不同的时钟控制。 普通时序路径 在任何设计中最普通的时序路径有以下 4 种： 输入端口到内部时序单元路径 从时序单元到时序单元之间的内部路径 从内部时序单元到输出端口之间的路径 输入端口到输出端口之间的路径 输入端口到内部时序单元之间路径 在从输入端口到内部时序单元之间的路径上传输的数据： . 通过管脚时钟送出器件 .经过一个称为输入延时的延时到达器件端口 (SDC定义) . 在到达由目标时钟 (destination clock) 锁定的时序单元之前须通过器件内部逻辑 从时序单元到时序单元的内部路径 在从时序单元到时序单元的内部路径上传输的数据： ?由时序单元发送到器件内部，而此时序单元由源时钟 (source clock)驱动 . 在到达由目标时钟驱动的时序单元之前，须经过一些内部逻辑 内部时序单元到外部端口路径 在从内部时序单元到外部端口路径上的数据： ?由时序单元发送到器件内部，而此时序单元由源时钟 (source clock)驱动 ? 在到达外部端口之前，须经过一些内部逻辑 ? 在经过一段称为输出延时的额外延时之后被端口时钟捕获 (SDC definition) 输入端口到输出端口路径 在从输入端口直接到输出端口的路径上，数据： .不需要在器件内部锁存(latch)，直接从输入端口到输出端口。他们通常被称为 In-to-out数据路 径。 端口时钟可以是虚拟时钟也可以是设计时钟 路径举例 图3-1描述了上面所有的路径，在此例图中，设计时钟 CLK0可被用作端口时钟，这样既可以约束 DIN延时也可以约束DOUT延时。 FiQure 3-1: Path Example 时钟路径部分 每一个时钟路径由三个部分组成： .源时钟路径 .数据路径 .目标时钟路径 源时钟路径 源时钟路径是由源时钟从它的源点(典型的是输入端口)到发送时序单元的时钟引脚之间的路径 对于从输入端口起始的时序路径来说，就不存在源时钟路径。 数据路径 对内部电路，数据路径是发送时序单元和捕捉时序单元之间的路径发送时序单元的有效时钟管脚称为路径起始点 捕捉时序单元的数据输入管脚称为路径结束点 对于输入端口路径，数据路径起始于输入端口。输入端口是路径的起始点。 对于输出端口路径，数据路径结束语输出端口。输出端口是路径的结束点。 目标时钟路径 目标时钟路径是由目标时钟从其源点 (典型的是输入端口 )到捕捉时序单元的时钟管脚之间的路 径。 对于结束于输出端口的时序路径，就没有目标时钟路径。 图3-2显示了 3段典型的时序路径 REG AFigure 3~2: Typical Timing Path□ata PathREGSE rd point REG A Figure 3~2: Typical Timing Path □ata Path REGS E rd point DcstirtJiicn 匚 loik Rnh Setup和Hold分析 Vivado IDE分析时序并且在时序路径终点时候报告时序裕量。时序裕量是指在时序路径终点数据 要求时间和抵达时间的差异。如果裕量为正，从时序的角度考虑此路径是有效的。 Setup检查 为了计算数据所需的setup时间，时序引擎： 决定源时钟和目的时钟之间的普通周期。如果没有被发现，为分析考虑多达 1000个时钟 周期。 检查覆盖普通周期上的起始点和终点所有上升和下降沿。 在任何两个有效(active)沿之间的最小正差值 delta。这个delta被称为setup分析的时序路 径要求。 Setup路径要求示例 假象2个寄存器之间的一条路径，这些寄存器由其相应时钟上升沿触发。这条路径有效的时钟沿 只有上升沿。时钟定义如下： .clkO 周期 6 ns .clkl 周期 4ns Figur君 3-3: 5etup Path Requirement Example 图3-3显示有2个单独的源和目的时钟沿有资格受到 setup分析：setup⑴和setup(2): 源时钟发送沿时间：Ons + 1*T(clk0) = 6ns 目的时钟抓取沿时间：Ons + 2*(clk1) = 8ns Setup Path Requireme nt =抓取沿时间 -发送沿时间=2ns 在计算路径要求时候，需要考虑 2个重要的点： 时钟沿是理想的，那就是说，时钟树插入延迟不在考虑之内 默认时钟在0时间点是phase-aligned，除非他们的波形定义引进了 phase-shift。异步时钟 相位关系未知。时序引擎在分析其间路径时候会考虑默认值。