利用multisim的同步十进制计数器的仿真实验.pdfVIP

利用 Multisim 的同步十进制计数器的仿真实验 1 8421BCD 码同步十进制加法计数器 图 1 为由 4 个 JK 触发器组成的 8421BCD码同步十进制加法计数器电路，仿 真开始，首先用清 0 开关将计数器设置为 0000 状态，然后在计数脉冲信号 CP 的 作用下，计数器的状态按 8421BCD码数的规律依次递增，当计数器的状态变为 1001 时，再输入一个计数脉冲，这时计数器返回到初始的 0000 状态，同时向高 位输出一个高电平的进位信号。 图 1 8421BCD 码同步十进制加法计数器 2 集成同步十进制加法计数器 74LS160和 74LS162 1．74LS160 的逻辑功能仿真 图 2 为 74LS160 的逻辑功能仿真电路，图中 LOAD为同步置数控制端， CLR 为异步置 0 控制端， ENT和 ENP为计数控制端， D、C、B、A 为并行数据输入端， QD 、 QC 、 QB 、QA 为输出端， RCO为进位输出端。 1) 异步置 0 功能：当 CLR 端为低电平时，不论有无时钟脉冲 CP 和其它信号 输入，计数器置 0，即 Q Q Q Q 0000 。 D C B A 2) 同步并行置数功能：当 CLR 1，LOAD 0 时，在输入计数脉冲 CP 的作 用下，并行数据 DCBA 被置入计数器，即 Q Q Q Q DCBA ，本仿真电路中并 D C B A 行置数仅为 0000 和 1111 两种。 LOAD CLR ENT ENP 1 CLK CP 3) 计数功能：当 ， 端输入计数脉冲 时， 计数器按 8421BCD的规律进行十进制加法计数。 4) 保持功能：当 LOAD CLR 1，且 ENT 和 ENP 中有 0 时，则计数器保持 原来的状态不变。 图 2 74LS160 逻辑功能仿真电路 2 ．利用 74LS160的“异步置 0”获得 N进制计数器 由 74LS160设有“异步置 0”控制端 CLR ，可以采用“反馈复位法” ，使复 位输入端 CLR 为 0，迫使正在计数的计数器跳过无效状态， 实现所需要进制的计 数器。 图 3 为用 74LS160的“异步置 0”功能获得的七进制计数器电路，设计数器 从 Q Q Q Q 0000 状态开始计数， “7”的二进制代码为 0111，反馈归零函数 D C B A CLR Q Q Q ，根据该函数式用 3 输入与非门将它们连接起来。 C B A 图 3 74LS160 利用“异步置 0”构成七进制计数器 3．利用 74LS160的“同步置数”功能获得七进制计数器 图 4 74LS160 利用“同步置数”构成七进制计数器 74LS160设置有“同步置数”控制端，利用它也可以实现七进制计数，设计 数从 Q Q Q Q 0000状态开始， 由于采用反馈置数法获得七进制计数器， 因此 D C B A 应取同步输入端 DBCA