（流程管理）基于ISE的FPGA设计流程.pdfVIP

（流程管理）基于ISE 的 FPGA 设计流程 基于 ISE 12.4 的 FPGA 设计基本流程 ISE 是使用 XILINX 的FPGA 的必备的设计工具，它可以完成FPGA 开发的全部流程，包括设计输入、仿真、 综合、布局布线、生成 BIT 文件、配置以及在线调试等，功能非常强大。本文主要通过一个最简单的 “点 亮LED 灯”实例介绍了基于 ISE 12.4 软件的 FPGA 设计流程，包括设计输入、仿真、约束、下载等。 0 前言 一套完整的 FPGA 设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设 计实现、添加约束、布线后仿真和下载、调试等主要步骤。 图 1 FPGA 设计流程 目前赛灵思公司FPGA 设计软件的最新版本是 ISE 13.1 ，本文中以ISE 12.4 为例。 ISE 9 以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。软件包里面 包含四个大的工具，ISE Design Tools 、嵌入式设计工具EDK 、PlanAhead 、Xtreme DSP 设 计工具 System Generator 。ISE 设计工具中包含 ISE Project Navigator 、ChipScope Pro 和以下工具： 图2 ISE 软件包中部分工具 做一般的 FPGA 逻辑设计时只需要用到 ISE 设计工具，下面通过一个最简单的 “点亮LED 灯”实例，具体讲解 ISE 设计工具的使用，并介绍基于 ISE 的FPGA 设计基本流程。 1 创建工程 （1）在桌面快捷方式或开始→所有程序→Xilinx ISE Design Suite 12.4→ISE Design Tools 中打开 ISE Project Navigator 。 （2）单击 File→New Project... 出现下图所示对话框。 图3 新建工程对话框 在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬 件描述语言（HDL ）、原理图（Schematic ）、SynplifyPro 默认生成的网表文件（EDIF）、 Xilinx IP Core 和 XST 生成的网表文件（NGC/NGO ）这四种选项，这里我们使用Verilog 模 块作为顶层输入，所以选 HDL 。 （3）单击Next 进入下一步，弹出下图所示对话框。 图4 工程参数设置对话框 这里主要设置 FPGA 器件型号，速度等级，综合工具和仿真工具的选择，其余的一般默 认即可。 器件大类（Product Category）中有ALL 、民用级General Purpose 、工业级 Automotive 、军用级Military/Hi-Reliability 、航空防辐射级Radiation Tolerant 五个 选项，这里选择默认的 ALL 。 芯片型号选择板子上用到的 spartan3E XC3S500E ，封装FG320C ，速度等级-4 （数值越 大，速度越快）。 综合工具选择 ISE 自带的XST ，仿真工具也选择ISE 自带的ISim 。这里综合工具和仿真 工具都可以选择第三方的工具，如常用的 SynplifyPro 和 Modelsim 。 （4）单击Next 按钮，然后单击 Finish 完成新工程的创建。 图5 新建工程概要 该窗口会显示新建工程的概要，核对无误后点击 Finish 完成工程创建。在工作区可 看到新建的工程 LED 。 2 设计输入 （1）在源代码窗口中单击右键，在弹出的菜单中选择New Source 。 图6 新建源文件向导 在源文件类型中选择 Verilog Module ，输入文件名，其余使用软件默认即可。 （2）单击Next 按钮，弹出的窗口是模块创建向导界面，这里我们不使用该功能，直 接单击单击 Next 按钮到下一步，点击 Finish 完成新源文件的创建。 图7 模块创建向导界面 （3）IS