DDR存贮器控制器mpc中文手册.pdfVIP

第九章 DDR 存贮器控制器 9.1 绪论 完全可编程的DDR SDRAM 控制器支持大多数第一代JEDEC 标准的、可用的x8 或x16 DDR 和DDR2 存贮器，包括非缓存式和寄存式DIMM，但不支持在同一个系统中混合使用不同的存贮器 类型或非缓存式和寄存式DIMM 。内置的错误检测和校正（ECC ）保证可靠的高频操作具有极低的 位差错率。动态电源管理和自动预充电模式简化了存贮器系统的设计。丰富的特有特性，包括ECC 差错注入，支持快速系统调试。 注意 本章中，“存贮体（bank ）”指由一个片选指定的实际存贮体；“逻辑存贮体（logical bank ）”指 每个 SDRAM 芯片中四个或八个子存贮体中的一个。一个子存贮体由存贮器访问期间存贮体地址 （MBA ）上的两位或三位指定。 图9-1 是DDR 存贮器控制器及其相关接口的概要结构图。9.5 节“功能描述”包括该控制器的 详图。 图9-1 DDR 存贮器控制器简化结构图 9.2 特性 DDR 存贮器控制器包括这些与众不同的特性：  支持DDR 和DDR2 SDRAM  64/72 位SDRAM 数据总线。支持DDR 和DDR2 的32/40 位SDRAM 数据总线  满足所有SDRAM 定时参数的可编程设置  支持下列SDRAM 配置：  四个物理存贮体（片选），每个存贮体独立寻址  带有x8/x16/x32 数据端口的64M 位到4G 位设备（无直接x4 支持）  非缓存式和寄存式DIMM  芯片选择交叉支持  支持数据屏蔽信号和子双字（sub-double-word）写的读－修改－写。注意，仅在ECC 启用时， 读－修改－写才是必要的。  支持两位差错检测和一位差错恢复ECC （8 位校验字校验64 位数据）  四表项输入请求队列  打开页面管理（每个逻辑存贮体都有专门的表项）  自动DRAM 初始化序列或软件控制的初始化序列  自动DRAM 数据初始化  支持最多八个（posted ）更新  两倍SDRAM 时钟的存贮器控制器时钟频率，支持睡眠电源管理  支持差错注 9.2.1 操作模式 DDR 存贮器控制器支持下列模式：  动态电源管理模式。DDR 存贮器控制器在SDRAM 没有挂起的数据事务时，通过使SDRAM CKE 信号无效，可以减少功耗。  自动预充电模式。清除 DDR_SDRAM_INTERVAL[BSTOPRE]让存贮器控制器在每次读或写事 务时，都发出自动预充电命令。通过置位 CSn_CONFIG[AP_n_EN]，每个独立片选的自动预充 电模式可以独立启用。 9.3 外部信号说明 本节介绍DDR 存贮器控制器的外部信号，说明当信号有效或无效时和当信号为输入或输出时的 信号的行为。 注意 信号名字上的横线指示该信号为低有效，例如/MCAS （列地址选通）。低有效信号在它们为低 时称为有效，为高时称为无效。不是低有效的信号，例如MDQ （数据总线），在它们为高时称为有 效，为低时称为无效。 9.3.1 信号概述 存贮器控制器信号分为以下几组：  存贮器接口信号  时钟信号  调试信号 表 9-1 显示了存贮器控制器外部信号是如何分组的。设备硬件规范有表示引脚号的引线图。它 还列出了所有的电气和机械规范。 表9-1 DDR 存贮器接口信号汇总表 名字 功能/说明 复位 引脚数 I/O MDQ[0:63] 数据总线 全0 64 I/O MDQS[0:8] 数据选通 全0 9 I/O /MDQS[0:8] 数据选通反码 全1 9 I/O MECC[0:7] 差错校验和纠正 全0