eda2设计报告_多功能数字钟设计说明.pdfVIP

下载可编辑 EDA(Ⅱ) 实验报告 ——多功能数字钟设计 .专业 .整理 . 下载可编辑 摘要 本实验利用 ALTERA公司的 QUARTUSⅡ开发平台，对 Cyclone 系列的 EP1C12Q240C8 芯片进行开发，以实现数字钟。具体功能有：计时，校时校分，清零，闹铃，整 点报时等。 Abstract In this study, the companys QUARTUS Ⅱ ALTERA development platform, on the Cyclone series EP1C12Q240C8 chip development to digital clock. Specific features include: time, school hours when the school, clear, alarm, and so the whole point timekeeping. 关键字 FPGA QUARTUSII 设计 多功能数字钟 Keywords FPGA QUARTUSII design multi-function digital clock 目 录 .专业 .整理 . 下载可编辑 一 、 设 计 要 求 说 明 二 、 方 案 论 证 三 、 各 子 模 块 设 计 原 理 1、 脉 冲 发 生 模 块 (1) 48 分频 (2) 1000 分频 (3) 计时信号的产生 2 、 模 块 设 计 (1)24 小时模块 （2）报时电路模块 （3）较时较分清零模块说明 （4）闹钟模块 1. 闹钟清零 2. 闹钟较分较时 3、译码显示模块 （1）译码显示 （2）显示转换模块 4、整体电路构成 附各开关使用说明 四、编译及仿真下载 1、 编 译 2 、 下 载 五 、 结 论 六 、 设 计 感 想 1、 设计过程中遇到的问题及解决方法 2、设计的收获与感受 七 、 参 考 文 献 .专业 .整理 . 下载可编辑 设计报告 一、设计要求说明 设计基本要求： 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、 K1是系统的使能开关（ K1=0正常工作， K1=1时钟保持不变）； 4 、 K2 是系统的清零开关（ K2=0正常工作， K2=1时钟的分、秒全清零） ； 5、 K3 是系统的校分开关（ K3=0正常工作， K3=1时可以快速校分）； 6、 K4 是系统的校时开关（ K4=0正常工作， K4=1时可以快速校时）； 设计提高部分要求 1、使时钟具有整点报时功能（当时钟计到 59’53”时开始报时，在 59’53”, 59 ’55”,59 ’57” 时报时频率 500Hz,59 ’59”时报时频率为 1KHz, ）； 2、闹表设计功能； 二、方案论证 本次实验是通过脉冲发生电路产生 1Hz 的频率作为计时电路的脉冲， 计时电 路是由两个模 60 的电路分别作为秒和分， 一个模 24 的电路作为时， 计时