基于VHDL数控分频器设计.docVIP

PAGE PAGE 4 目录 一、设计任务与要求………………………………………………………3 二、总体框图…………………………………………………………………3 三、选择器件…………………………………………………4 四、功能………………………………………………………5 1、数控分频器………………………………………………………………5 2、BCD译码器………………………………………………………………6 3、扫描器……………………………………………………………………11 4、3-8译码器………………………………………………………………13 5、7段数码管显示译码器…………………………………………………16 五、总体设计电路图…………………………………………19 1总体（顶层）电路原理图………………………………………………19 2仿真结果…………………………………………………………………19 3管脚分配图………………………………………………………………20 4.硬件连接情况……………………………………………………………20 六．心得体会…………………………………………………20 数控分频器设计 一、设计任务与要求 数控分频器的功能就是当输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，以实现所需的输出频率。 基本功能： 1、实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。如输即对输入的时钟信号进行144分频，如输即对输入的时钟信号进行72 分频。 2、输出的波形应为占空比位50%的方波。 3、有显示功能，显示当前的分频比，即，输入的二进制数的大小。 输出波形二、总体框图 输出波形 数控分 频器 BCD译码器扫描器3— BCD译码器 扫描器 3—8译码器 7段数码管显示译码器 总体框图 设计思路：数控分频器用计数值可并行预置的加法器设计完成，当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比。把输入端输入的八位二进制数直接通过BCD译码器转换为十位BCD码表示的十进制数，通过扫描器对3个数码管进行选通扫描，最后7段数码管显示译码器对选中数码管的赋值进行译码，并驱动数码管显示该数据。 模块的功能： 1、数控分频器：实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。如输即对输入的时钟信号进行144分频。 2、BCD译码器：把输入端的8位2进制数转换成10位BCD码表示的十进制数。 3、扫描器：when “000”=daout=dout when “001”=daout=dout when “010”=daout=dout daout(1 downto 0)=dout(9 downto 8); when others=null; 4、3-8译码器：当sel=0时，q选择个位数码管亮。 当sel=1时，q选择十位数码管亮。 当sel=2时，q选择百位数码管亮。 5、7段数码管显示译码器：把BCD码表示的十进制数转换成驱动数码管显示的段信号，使数码管显示数字。 三、选择器件 1、装有QuartusII软件的计算机一台。 2、芯片：使用altera公司生产的Cyclone系列芯片，如EP1C12Q240C8芯片 。 Cyclone的配置器件 配置器件 器件数量 EP1C3 EP1C4 EP1C6 EP1C12 EP1C20 EPCS1 1 1 1 N/A ?N/A EPCS4 1 1 1 1 1 EPC2 1 1 1 2 2 EPC4 1 1 1 1 1 EPC8 1 1 1 1 1 EPC16 1 1 1 1 1 图2　Cyclone器件的配置器件。 此次设计实验采用ALTERA公司的cyclone系列的FPGA芯片EP1C12,设计和仿真采用ALTERA公司的QUARTUS II软件，EP1C12各项参数参照上表。 Cyclone的性能特性 （1）、新的 可编程体系结构，实现低成本设计。 （2）、嵌入式存储器资源支持多种存储器应用和 数字信号处理(DSP)实现 （3）、专用 外部存储器接口电路，支持与DDR FCRAM和SDRAM器件以及SDR SDRAM存储器的连接。 （4）、支持 串行总线和网络接口以及多种 通信协议 片内和片外系统时序管理使用嵌入式 PLL （5）、支持 单端I/O