8位加法器设计程序过程.docxVIP

精品文档 精品文档 PAGE PAGE7 精品文档 PAGE 实验 8位加法器设计 一、实验目的 熟悉利用QuartusⅡ的图形编写输入法设计简单组合电路，掌握层次化设计方法，并经过8位全加器的设计，进一步熟悉利用EDA软件进行数字系统设计的流程。 二、实验仪器与器材 计算机1台，GW48-PK2S实验箱1台，QuartusⅡ1套。 三、实验内容 基本命题 利用图形输入法设计一个一位半加器和全加器，再利用级联方法组成 8位 加法器。 扩展命题 利用文本输入法设计4位并前进位加法器，再利用层次设计方法组成8位加法器。经过时序仿真，比较两种加法器的性能。 四、实验设计思路 按照如图2-1，2-2，2-3设计半加器、全加器、串行级联加法器 ①设计半加器 图2-1半加器设计图 ②设计全加器 图2-2全加加器设计图 设计串行级联8位加法器 图2-3串行级联  8位加法器设计图 ④仿真波形图 对以上的串行级联加法器进行仿真。设置时钟频次为  /1/10ns。每  20ns对  a,b  输入口进 行+2操作。所得结果见 图2-8。由图可知延时大概为  14ns。 图  2-4  串行级联加法器仿真波形图 对以上的串行级联加法器进行仿真。 设置时钟频次为  /。每  10us对  a,b输入口进行  +2操 作。所得结果见 图2-4。由图可知延时大概为 10us。 五、实