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精品文档 精品文档 PAGE PAGE28 精品文档 PAGE 第十一章VHDL的FPGA实现 能够达成逻辑综合的 EDA工具好多。在此，我们鉴于实验室使用比较宽泛 的ISE软件介绍综合流程，参见图11.1，鉴于ISE的FPGA设计一般分为九步：·电路功能设计 ·VHDL的RTL源程序输入 ·功能仿真（功能不正确，则改正设计） ·综合（产生网表） ·综合后仿真（综合后电路的门级仿真不经过，则需改正源程序） ·实现与布局布线 ·时序仿真与考证（整体的时序剖析（后仿）通可是，则需要从头布线） ·板级仿真与考证（主要应用于高速电路设计） ·芯片编程与调试（产生 FPGA目标文件，下载烧写 FPGA） 电路功能设计 模块区分 设计考证 源代码设计 功能不正确 RTL级VHDL代码设计 功能仿真 代码文件 *.vhd 综合 综合后仿真 网表文件 *.ngc 静态时序剖析 实现 翻译、映射、布局布线 时序不知足 时序仿真 下载文件 板级仿真考证 *.bit 烧录FPGA 电路考证 图11.1FPGA设计流程 在仿真模型中完全能够用 VHDL来描绘一项设计的时序特性， 但在综合中， 这些时序行为（如惯性或传输延迟）的描绘都会被VHDL综合器忽略，而此设计的实际时序行为仅依靠于目标器件的物理构造和映射方式。因此，若将设计模型从一个目标器件移植到另一个目标器件时，那些依靠于正确的延迟特性才能正常工作的VHDL模型，将不可能得到希望的综合结果和时序仿真效果。 仿真模型能够描绘一些无限制的条件（如无穷循环或无范围限制的整型数），硬件却不能提供这些条件。在某些情况下，如无穷循环或循环次数不确定的情况下，综合工具会产生错误并退出。在其他的情况下，如无范围的整数，VHDL综合器会假定一个默认的表示方式，如以32bit二进制数表示无范围的整数。只管这是可综合的，但却无法生成所希望的电路。 11.2VHDL的FPGA逻辑综合 以下将以第七章例 7.15交通信号灯监测电路的程序为例来说明怎样对 VHDL程序进行综合。详细步骤如下： 1. 启动ISE 如图11.2所示，在windows操作系统的开始菜单中启动XilinxISEDesignSuite10.1中的ISE主窗口，之后如图11.3。 图11.2启动ISE10.1 图11.3 ISE10.1主窗口 建一个新的目 ISE10.1主窗口翻开后，建一个新的目，一般分以下七步： 【File】【NewProject?】命令，如，出所示的【CreateNewProject】框。 图ISE10.1创建新工程 如下图，选择工程寄存路径，然后输入工程名，系统会产生一 个名为工程名的新目录。选择顶层模块种类为HDL，其他顶层模块种类有原理图（Schematic）、EDIF网表、NGC网表。单击【Next】，出现图。 图【CreateNewProject】对话框 如图，进行FPGA器件参数设置，说明如下： ProductCategory(器件大类)：Xilinx提供工业级等，选 All即可 Family(系列)：选择Spartan2 Device(器件)：选择XC2S50 Package(封装)：选择TQ144 Speed(速度等级)：速度不同不是工艺差别，而是测试筛选出来的， 速度不同自然价钱不同，商用芯片尽量选择低速等级，这里选 -5 Top-LevelSourceType(顶层种类)：上步已选，现为灰色，不可编写 SynthesisTool(综合工具)：选择ISE集成的XST，也可选三方工具 Simulitor(仿真工具)：选择ModelSim-SEVHDL PreferredLanguage(语言)：选择VHDL EnableEnhancedDesignSummary：是否显示DesignSummary EnableMessageFiltering：是否设置在Implementation时过滤掉某些 warning和info DisplayIncrementalMessages：是否显示上次履行没有出现的新信息 图FPGA器件参数设置 设置达成后，单击【Next】，出现图。 如图，能够新建源文件，这里不必新建，单击【Next】，出现图。 图新建源文件 如图，能够增添已存在源文件，这里跳过，单击【Next】，出现图 。 图增添已存在源文件 如图，为新建工程总结信息，如有错误能够返回改正。 图工程信息总结 如下图，为新建后的空白工程 图ISE10.1新工程界面 增添源文件 增添例7.15交通信号灯监测电路的VHDL程序源文件。增添经过ActiveHDL或Modelsim进行功能仿真考证的源文件，如图11.5所示。 图11.5增添复制源文件 图11.6选择仿真考证的源文件 如图11.7所示，能够设定源文件属性，这里选择 Al