verilog-4位比较器文档.docVIP

具体功能是：A和B进行比较，假若AB，则AD输出高电平，AB则输出低电平，若A=B则DY输出高电平。 Verilog四位比较器具体程序如下： module bjq_qq; reg[3:0] A,B; wire AD; wire DY; parameter Dely=50; bjq shit(A,B,AD,DY); initial begin A=4d1;B=4d5; #Dely A=4d5;B=4d2; #Dely A=4d3;B=4d6; #Dely A=4d10;B=4d3; #Dely A=4d1;B=4d1; #Dely A=4d7;B=4d9; #Dely A=4d5;B=4d4; #Dely A=4d6;B=4d5; #Dely A=4d15;B=4d3; #Dely A=4d12;B=4d5; #Dely A=4d7;B=4d1; #Dely A=4d4;B=4d7; #Dely A=4d5;B=4d2; #Dely A=4d7;B=4d12; #Dely A=4d1;B=4d5; #Dely A=4d7;B=4d1; #Dely A=4d14;B=4d0; #Dely A=4d6;B=4d5;