自-《数字逻辑系统设计》(电子信息工程本科)课程教学大纲(2011年2月修订) .doc免费

《数字逻辑系统设计》课程教学大纲 一、《数字逻辑系统设计》课程说明 （一)课程代码： (二）课程英文名称：Dｉgｉtａl Lｏgic Ｓyｓtem Ｄesｉgｎ (三）开课对象：电子信息工程（本科) (四）课程性质: 数字逻辑系统设计是电子信息学科的一门专业教育课。本课程的目的在于运用硬件描述语言建模、仿真和综合技术设计高性能数字信号处理电路。 先修课程:电路、模拟电子技术、数字电子技术、电工电子学 (五)教学目的： ?本课程阐述数字系统设计方法和PLD应用技术,目的是引导学生从功能电路设计转向系统设计；由传统的通用集成电路应用转向可编程逻辑器件的应用；从硬件设计转向硬件软件高度渗透的设计,从而拓宽数字技术知识面,提高设计能力。 （六)教学内容： 本课程讲述ＶHDＬ语言、数字逻辑电路设计基础以及CＰLD可编程逻辑器件应用基础，通过本课程的学习学生可以掌握用VＨDL语言作为工具,设计数字逻辑电路,并在CPLD可编程逻辑器件上实现自己的设计。 本课程开设的基本出发点是让学生掌握VHＤL语言，用VHDL语言作为设计工具，完成数字系统以及ＣPLD的应用设计。 (七）学时数、学分数及学时数具体分配 学时数:68-９２ 学时 分数:　　５ 　学分 学时数具体分配： 教 学　内　容 讲授 实验/实践 合 　计 第一章 概述 2 0 2 第二章　PLD硬件特性与编程技术 ４ 0 4 第三章　VHDＬ基础 8－１４ ４-8 1２-22 第四章 QuartusIＩ使用方法 ４-6 2 ６ 第五章　VHDL状态机 4 2 ６ 第六章 VＨＤＬ语句 10-12 12-１8 ２2－30 第七章 VＨＤＬ结构 ８－14 0 8-10 第八章　DSP Buiｌｄer设计初步 4 0 4 第九章　ＤSP Buｉlder设计深入 ２ 0 2 期中考试及试题讲解 0-4 0 ０-４ 总复习 2 0 2 　　　　　 合 计 48-68 ２0-３０ ６8-98 (八）教学方式　 以多媒体教学手段为主要形式的课堂教学。 (九)考核方式和成绩记载说明 考核方式为考试。严格考核学生出勤情况，达到学籍管理规定的旷课量取消考试资格。综合成绩根据平时成绩和期末成绩评定，平时成绩占20% ,实验成绩占20%,期末成绩占6０% 。 二 、讲授大纲与各章的基本要求?　 第一章 概述 教学要点:本章要达到的目的主要是让学生了解EDA技术的发展概况、实现目标及发展趋势，了解VHDL硬件描述语言、VHDL综合及VHDL自顶向下的设计方法。 教学时数：2 学时 教学内容: 1.1 电子设计自动化技术及其发展 1．2 电子设计自动化应用对象 1.３ VHDＬ 1.4　EDＡ的优势 1.５ 面向FPＧＡ的开发流程　 １．6 QuａrtuｓcⅡ概述 １.7 IＰ核 1．8 EDA技术的发展趋势 ?考核要求: 1.1　电子设计自动化技术及其发展　(了解) １．2 电子设计自动化应用对象 （了解） 1．３ VHDＬ (了解) １.4　ＥDA的优势 (了解) １.５ 面向ＦPGＡ的开发流程 （领会) １.6　QuａｒtuｓcⅡ概述 （领会) 1.7 ＩP核 (了解） 1.８ EDA技术的发展趋势(了解） 第二章 ＰLD硬件特性与编程技术 教学要点：本章要达到的目的主要是让学生简单了解FＰＧA/CPLＤ产品,FＰGA/ＣPLD的结构与工作原理，FPGＡ/CＰLD的编程与配置。 教学时数：　4 学时 教学内容： 2.1　PＬD概述 2.2 低密度PLD可编程原理 2.3 CPＬD的结构与可编程原理 2．４ FＰGA的结构与工作原理 2.5　硬件测试技术 2.６ FPＧA／CPLＤ产品概述 2.7 编程与配置 ?考核要求： 2.1 PＬD概述(了解） 2.2　低密度PＬＤ可编程原理(了解) 2.3 CＰLD的结构与可编程原理(领会) 2．4 FPGA的结构与工作原理 (领会) ２.５ 硬件测试技术(了解） 2．6 FＰGA／CPLD产品概述(了解) ２．7 编程与配置（了解) 第三章 VHDL基础 教学要点:本章要达到的目的主要是让学生掌握VHＤＬ语句基本结构、语句表达、语句规则和语法特点，了解ＶHDL语言设计组合电路、时序电路的一般规律和设计方法。 教学时数:８－1４学时 教学内容:　 3.１ VＨＤL基本语法 3．２ 时序电路描述 3．３ 全加器的VHＤL描述 3.4 计数器设计 ３.5 一般计数器的VHDL设计方法 ３.6 数据对象 3.7 IF语句概述 3.8　进程语句归纳 3.9　并行赋值语句概述 3.10 双向和三态电路信号赋值　 3.１１ 仿真延时 考核要求: ３．1　ＶHDＬ基本语法（应用） 3.2 时序电路描述(应用) 3.３ 全加器的VHDL描