武汉大学数字电路实验报告.docx

武汉大学教学电路实验报告 Phiasui roup Oiiu -B182C-BS682T-STT18] 数字电路实验报告 学号：% 姓名：% 班级：% 目录 实验一组合逻辑电路分析 一、 实验目的 掌握逻辑电路的特点； 学会根据逻辑电路图分析电路的功能， 二、 实验原理 74LS00集成片有四块二输入与非门构成，逻辑表达式为。 74LS20由两块四输入与非门构成。逻辑表达式为。 三、实验内容 实验一、根据下列实验电路进行实验: 将上述逻辑关系记录于下列表格中: A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 A 1 B c D Y 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 0 0 1 1 1 1 0 1 1 1 0 1 0 0 0 1 1 0 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 实验二、分析下图电路的密码 密码锁开锁的条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为1 ■,将锁打开，否则，报警信号为?1”，接通警 铃。 得出真指标如下: A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 A 1 B c D Y 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 由真值表可知此密码锁的密码是“ iooi\ 实验二 组合逻辑实验（一）一一半加器和全加器 一、实验目的 熟悉用门电路设计组合电路的原理和方法步骤。 预习内容 复习用门电路设计组合逻辑电路的原理和方法U 复习二进制的运算C 利用下列元器件完成：74LS283、74LS00、74LS51. 74LS136； 完成用“异或.门、“与或非门、“与非?门设计全加器的逻辑图； 完成用“异或■门设计的3变量判奇电路的原理图。 二、实验原理 1、半加器 半加器是算术运算电路中的基本单元，是完成1位二进制数相加的一种 组合逻辑电路。 如果只考虑了两个加数本身，而没有考虑低位进位的加法运算，称为半 加器。实现半加运算的电路称为半加器。两个1位二进制数的半加运算可 用如下真值表所示。 A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 说明：其中B是两个加数，S表示和数.C表示进位数。 有真值表可得逻辑表达式: 2、全加器 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结 果给岀该位的进位信号。 根据全加器的功能，可列出它的真值表。 A B Ci Co s A B Ci Co 0 0 0 0 0 1 0 0 0 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 0 1 0 1 1 1 0 1 1 1 1 说明：其中A和B分别是被加数及加数，Ci为低位进位数，S为本位和数（称 为全加和）.Co为向高位的进位数。得出全加器逻辑表达式： 3、集成4位超前进位加法器74HC283 由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种 多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决定，而 与低位的进位无关。 三、实验内容 1、用异或门、与或非门、与非门组成全加器，电路图如下图所示： 实验结果填入下表中: 被加数Ai 0 1 0 1 0 1 0 1 加数Bi 0 0 1 1 0 0 1 1 前级进位Ci-1 0 0 0 0 1 1 1 1 和S 0 1 1 0 1 0 0 1 新进位Ci 0 0 0 1 1 0 1 1 1 2、用异或门设计3变量判奇电路，要求变量中1的个数为奇数时，输出为1。 否则为0。实验电路图如下图所示。 实验结果填入下表中： 输入A 0 0 0 0 1 1 1 1 输入B 0 0 1 1 0 0 1 1 输入C 0 1 0 1 0 1 0 1 输岀L 0 1 1 0 1 0 0 1 3、用异或门、与或非门、与非门组成全加器，电路实验图如下。 被加数Ai 0 1 0 1 0 1 0 1 加数Bi 0 0 1 1 0 0 1 1 前级进位Ci-1 0 0 0 0 1 1 1 1 和Si 0 1 1 0 1 0 0 1 新进位Ci 0 0 0 1 0 1 1 1 4、“74LS283,全加器逻辑功能测试 测试结果填入下表: 被加数A4A3A2A1 0 111 100 1 加数 B4B3B2B1 0001 0111 前级进位co 。或1 0或1 和 S4S3S2S1 1000/1001 0000/0001 新进位