《电子技术基础数字部分》（第六版） ch06-7.pptVIP

移位寄存器的Verilog建模 计数器的Verilog建模 6.7.3 状态图的Verilog建模 6.7.4 数字钟的Verilog建模 6.7 用Verilog HDL描述时序逻辑电路 　　用行为级描述always描述一个４位双向移位寄存器，有异步清零、同步置数、左移、右移和保持。功能同74xx194。 6.7.1 移位寄存器的Verilog建模 module shift74x194 (S1, S0, D, Dsl, Dsr, Q, CP, CR); 　input S1, S0; //控制输入 　input Dsl, Dsr; //串行输入 　 input CP, CR; //时钟及清零 　input [3:0] D; 　　　//并行输入 　output [3:0] Q; //寄存器输出 　 reg [3:0] Q;　　　　 6.7.1 移位寄存器的Verilog建模 　 always @ (posedge CP or negedge CR) 　　if (~CR) Q = 4b0000