《电子技术基础数字部分》（第六版） ch04-6.pptVIP

用VerilogHDL描述组合逻辑电路; 组合逻辑电路的行为级建模;（3） if (condition_expr1) true_statement1; else if (condition_expr2) true_statement2; else if (condition_expr3) true_statement3; …… else default_statement;;例：使用if-else语句对4选1数据选择器的行为进行描述;是一种多分支条件选择语句，一般形式如下 case (case_expr) item_expr1: statement1; item_expr2: statement2; …… default: default_statement; //default语句可以省略 endcase 注意：当分支项中的语句是多条语句，必须在最前面写上关键词begin，在最后写上关键词end，成为顺序语句块。 另外，用关键词casex和casez表示含有无关项x和高阻z的情况。 ;例：对具有使能端En 的4选1数据选择器的行为进行Verilog描述。当En=0时，数据选择器工作，En=1时，禁止工作，输出为0。 ;mod