第四章NIOSII外围设备.pptxVIP

基于FPGA的SOPC设计;第四章 Nios II 外围设备;本章介绍了Nios II处理器常用外围设备(Peripherals)内核的特点、配置以及软件编程。 这些外设都是以IP核的形式提供给用户的，用户可以根据实际需要把这些IP核集成到Nios II系统中去。 主要介绍： 硬件结构； 内核的特性和接口； SOPC Builder中各内核的配置选项； 软件编程。;本章内容;本章内容;4.1 并行输入/输出内核;4.1 并行输入/输出内核;4.1 并行输入/输出内核;PIO内核寄存器描述 数据寄存器： 读数据寄存器：返回在输入引脚上出现的值。如果PIO内核硬件配置为：“Output ports only”，则读数据寄存器返回未定义的值。 写数据寄存器：驱动输出口输出写入的值。如果PIO内核硬件配置为：“Input ports only”，则写数据寄存器无效。如果PIO内核配置在双向模式下，那么方向寄存器中对应为设为1时，值才输出。 ;PIO内核寄存器描述 方向寄存器： 只有PIO工作模式配置为“Bidirectional ports”时，方向寄存器才存在。 PIO工作模式在添加PIO内核时指定，且在系统生成后不能改变。 方向寄存器控制每个PIO口的数据方向。当方向寄存器中的位n设为1时，端口n为输出模式；0时，端口n为输入模式。 复位后，方向寄存器的所有位设置为0，所有的双向I/O口配置为输入。 ;PIO内核寄存器描述 中断屏蔽寄存器： 当中断屏蔽寄存器的位设为1时，使能相对应的PIO输入口中断。 中断操作取决于PIO内核的硬件配置，只有配置为输入口时才能进行中断操作。 中断屏蔽寄存器只有在硬件配置为“Generate IRQ”时才存在。 复位后，中断屏蔽寄存器所有位为0，禁止所有PIO口的中断。 ;PIO内核寄存器描述 边沿捕获寄存器： 只要在输入口上检测到边沿事件时，边沿捕获寄存器（Edgecapture）中对应位n置1。 Avalon主控制器可读边沿捕获寄存器来确定边沿在哪一个PIO输入口出现。 写任意值到边沿捕获寄存器将使寄存器所有位清0. 要检测的类型在PIO添加时指定。 ;PIO内核寄存器描述 中断操作： 当硬件配置为电平触发方式时，只要高电平出现并且中断使能，就申请一个中断。当硬件配置为边沿触发方式时，只要捕获到边沿事件并且中断使能时，就申请一个中断。 中断IRQ一直保持有效直到禁止中断（中断屏蔽寄存器相应位清0）或清边沿捕获标志（向边沿捕获寄存器写一个任意值）为止。 每个PIO核的I/O口共用一个中断号（系统生成时指定），用户需要在中断服务子程序中通过中断掩码的方式来查明是哪个I/O口产生了中断。 ;4.1 并行输入/输出内核;4.1 并行输入/输出内核;4.1 并行输入/输出内核;4.1 并行输入/输出内核;4.1 并行输入/输出内核;4.1 并行输入/输出内核;4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 SPI内核 4.9 DMA内核 4.10 带Avalon接口的互斥内核 4.11 带Avalon接口的邮箱内核 4.12 System ID内核 ;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.2 SDRAM控制器内核;4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 SPI内核 4.9 DMA内核 4.1