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Verilog 时序逻辑设计2 PAGE PAGE # PAGE PAGE # 电孑糾技大孝 学生姓名：ZYZ学 号:2014060103026 学生姓名：ZYZ 学 号:2014060103026 指导教师：DJ 一、 实验项目名称：Verilog时序逻辑设计 二、 实验目的： 掌握边沿D触发器74x74、同步计数器74x163.4位通用移位寄存器74x194, 的工作原理。采用移位寄存器74x194设计3位最大序列长度线性反馈移位寄存 器(LFSR： Linear Feedback Shift Register)计数器。釆用同步计数器 74x163 设计频率为1Hz的数字信号。采用ISE软件进行Verilog设计和仿真，并下载 到FPGA开发板进行实际调试。 三、 实验内容： 根据边沿D触发器74x74的原理图编写设计和仿真模块。 根据通用移位寄存器74x194的原理图编写设计和仿真模块。 釆用1片74x194和其它小规模逻辑门设计3位LFSR计数器，编写设计 和仿真模块。 根据4位同步计数器74x163的原理图编写设计和仿真模块。 输入为100MHz的系统时钟，釆用7片74x163和其它小规模逻辑门设计 1Hz的数字信号。 在FPGA开发板上调试3位LFSR计数器。 四、 实验原理： 图1所示为带有置位和清零端的边沿D触发器的逻辑图，本实验中用 Veril