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2021年加法器实验报告 2021年加法器实验报告 PAGE / NUMPAGES 2021年加法器实验报告 试验三 加法器设计与仿真 一、 试验目 熟悉Quartus Ⅱ仿真软件基础操作, 用逻辑图和VHDL语言设计加法器并验证。 二、 试验内容 1、 熟悉Quartus Ⅱ软件基础操作, 了解多种设计输入方法（原理图设计、 文本设计、 波形设计） 2、 用逻辑图和VHDL语言设计全加器并进行仿真验证; 3、 用设计好全加器组成串行加法器并进行仿真验证; 4、 用逻辑图设计4位先行进位全加器并进行仿真验证; 三、 试验原理 1. 全加器 全加器英文名称为full-adder, 是用门电路实现两个二进制数相加并求出和组合线路, 称为一位全加器。一位全加器能够处理低位进位, 并输出本位加法进位。多个一位全加器进行级联能够得到多位全加器。 用途: 实现一位全加操作 逻辑图 真值表 X Y CIN S COUT 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 利用与或门设计全加器, 它只能做一位加法, 先预想好它功效, 写出真值表, 就能够依据这些来设计电路了。 2.四位串行加法器 逻辑图 利用全加器组合实现4位串行加法器, 全加器只能对一位进行操作, 将每一位结果传给下一位, 就能够实现4位加法器。 3．74283: 4位先行进位全加器（4-Bit Full Adder） 利用74283芯片实现4位先行进位全加器比前二者功效更完善, 它能够实现进位功效, 这个自己设计难度比较大, 能够参考74283功效表加深对它了解, 根据以下逻辑图实现进位全加器。 逻辑框图 逻辑功效表 注: 1、 输入信号和输出信号采取两位对折列表, 节省表格占用空间, 如: [A1/A3]对应列取值相同, 结果和值[Σ1/Σ3]对应运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。 2、 C2是低两位相加产生半进位, C4是高两位相加后产生进位输出, C0是低位级加法器向本级加法器进位输入。 四、 试验方法与步骤 试验方法: 采取基于FPGA进行数字逻辑电路设计方法。 采取软件工具是QuartusII软件仿真平台, 采取硬件平台是Altera EPF10K20TI144_4FPGA试验箱。 试验步骤: 全加器 编写源代码。打开QuartusⅡ软件平台, 点击File中得New建立一个文件。编写文件名与实体名一致, 点击File/Save as以“.vhd”为扩展名存盘文件。VHDL设计源代码以下: 数据流描述: 2、 根据试验箱上FPGA芯片名更改编程芯片设置。点击Assign/Device,选择芯片类型,选择“AlteraEPF10K20TI144_4” 3、 编译与调试。确定源代码文件为目前工程文件, 点击Complier进行文件编译。编译结果有错误或警告, 则将要调试修改直至文件编译成功。 4、 波形仿真及验证。在编译成功后, 点击Waveform开始设计波形。点击“insert the node”,根据程序所述插入节点, 设置输入信号波形, 给予合适信号激励, 点击保留按钮保留。然后进行功效仿真, 选择菜单Processing-Generate Functional Netlist命令产生功效仿真网表, 选择菜单Assignments--Setting下拉列表中选择Simulator input ,在右侧Simulation mode下拉列表中选择Functional, 完成设置; 选择菜单中 Processing-Start Simulation开启功效仿真, 然后查看波形汇报中结果 时序仿真。选择菜单Assignments--Setting下拉列表中选择Simulator input ,在右侧Simulation mode下拉列表中选择Timming, 完成设置; 选择菜单中 Processing-Compiler Tool命令, 单击Start, 实施全编译, 然后选择菜单中 Processing-Start Simulation开启时序仿真, 然后查看波形汇报中结果 FPGA芯片编程及验证。 进行目标器件选择及管脚分配: 选择菜单Assignments--Pins命令, 弹出包含器件顶层视图窗口, 以不一样颜色和符号表示不一样类型管脚, 并以其她符号表示I/O块, 双击节点一行Location列空白格弹出管脚列表, 本试验均选择I/O管脚。分配完管脚后, 选择菜单Processing-Compiler Tool命令, 单击Start, 实施全编译, 更新。 编程下载及硬件测试: