集成电路设计流程详解及各个阶段工具简介.docxVIP

集成电路设计完整流程详解及各个阶段工具简介 集成电路设计完整流程详解及各个阶段工具简介 集成电路设计完整流程详解及各个阶段工具简介 IC 设计完好流程及工具 IC 的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后 端设计（也称物理设计） ，这两个部分并无一致严格的界线，凡波及到与工艺 相关的设计可称为后端设计。 前端设计的主要流程： 1、规格拟订 芯片规格，也就像功能列表同样，是客户向芯片设计企业（称为 Fabless， 无晶圆设计企业） 提出的设计要求， 包含芯片需要达到的详细功能和性能方面的 要求。 2、详尽设计 Fabless依据客户提出的规格要求，取出设计解决方案和详细实现架构，划 分模块功能。 3、HDL 编码 使用硬件描绘语言（ VHDL ，Verilog HDL ，业界企业一般都是使用后者）将 模块功能以代码来描绘实现，也就是将实质的硬件电路功能经过 HDL 语言描绘出来，形成 RTL （存放器传输级）代码。 4、仿真考证 仿真考证就是查验编码设计的正确性，查验的标准就是第一步拟订的规格。 看设计能否精准地知足了规格中的全部要求。规格是设计正确与否的黄金标准， 全部违犯，不切合规格要求的， 就需要从头改正设计和编码。 设计和仿真考证是 频频迭代的过程，直到考证结果显示完好切合规格标准。仿真考证工具 Mentor 企业的 Modelsim， Synopsys的 VCS，还有 Cadence的 NC-Verilog 均能够对 RTL 级的代码进行设计考证，该部分个人一般使用第一个 -Modelsim 。该部分称为前仿真，接下来逻辑部分综合以后再一次进行的仿真可称为后仿真。 5、逻辑综合―― Design Compiler 仿真考证经过，进行逻辑综合。逻辑综合的结果就是把设计实现的 HDL  代 码翻译成门级网表 netlist。综合需要设定拘束条件，就是你希望综合出来的电路 在面积，时序等目标参数上达到的标准。 逻辑综合需要鉴于特定的综合库， 不同的库中，门电路基本标准单元（ standard cell）的面积，时序参数是不同样的。所 以，采用的综合库不同样，综合出来的电路在时序，面积上是有差别的。一般来 说，综合达成后需要再次做仿真考证（这个也称为后仿真，以前的称为前仿真） 逻辑综合工具 Synopsys的 Design Compiler，仿真工具选择上边的三种仿真工具 均可。 6、STA Static Timing Analysis（STA），静态时序剖析，这也属于考证范围，它主要 是在时序上对电路进行考证，检查电路能否存在成即刻间（ setup time）和保持 时间（ hold time）的违例（ violation ）。这个是数字电路基础知识，一个存放器出现这两个时序违例时， 是没有方法正确采样数据和输出数据的， 因此以存放器为基础的数字芯片功能一定会出现问题。 STA 工拥有 Synopsys的 Prime Time。 7、形式考证 这也是考证范围，它是从功能上（ STA 是时序上）对综合后的网表进行考证。常用的就是等价性检查方法，以功能考证后的 HDL 设计为参照，对照综合后的网表功能，他们能否在功能上存在等价性。 这样做是为了保证在逻辑综合过程中没有改变原来 HDL 描绘的电路功能。 形式考证工拥有 Synopsys的 Formality 。前端设计的流程临时写到这里。 从设计程度上来讲， 前端设计的结果就是获得了芯片的门级网表电路。 Backend design flow后端设计流程 ： 1、DFT Design ForTest，可测性设计。芯片内部常常都自带测试电路， DFT 的目的 就是在设计的时候就考虑未来的测试。 DFT 的常有方法就是， 在设计中插入扫描 链，将非扫描单元（如存放器）变成扫描单元。对于 DFT，有些书上有详尽介 绍，比较图片就好理解一点。 DFT 工具 Synopsys的 DFT Compiler 2、布局规划 (FloorPlan) 布局规划就是搁置芯片的宏单元模块， 在整体上确立各样功能电路的摆放位 置，如 IP 模块， RAM ，I/O 引脚等等。布局规划能直接影响芯片最后的面积。 工具为 Synopsys的 Astro 3、CTS Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。因为时钟信 号在数字芯片的全局指挥作用，它的散布应当是对称式的连到各个存放器单元， 进而使时钟从同一个时钟源抵达各个存放器时， 时钟延缓差别最小。 这也是为何时钟信号需要独自布线的原由。 CTS 工具， Synopsys的 Physical Compiler 4、布线 (Place Route) 这里的布线就是一般讯号布线了， 包含各样标准单