FPGACPLD数字数电路设计经验.docx

FPGACPLD数字数电路设计经验 FPGACPLD数字数电路设计经验 PAGE PAGE27 FPGACPLD数字数电路设计经验 PAGE . FPGA/CPLD 数字电路设计经验分享 大纲：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中， 对时序控制的抽象度也相应提升，因此在设计中较难掌握，但在理解 RTL电路时序模型的 基础上，采用合理的设计方法在设计复杂数字系统是卓有收效的， 经过好多设计实例证明采 用这种方式能够使电路的后仿真经过率大大提升， 而且系统的工作频率能够达到一个较高水 平。 要点词：FPGA 数字电路 时序 时延路径 成马上间 保持时间 数字电路设计中的几个基本看法： 成马上间和保持时间： 成马上间（setuptime）是指在触发器的时钟信号上升沿到来以前，数据牢固不变的时 间，若是成马上间不够， 数据将不能够在这个时钟上升沿被打入触发器； 保持时间（holdtime） 是指在触发器的时钟信号上升沿到来今后，数据牢固不变的时间， 若是保持时间不够，数 据同样不能够被打入触发器。 如图1。数据牢固传输必定满足建立和保持时间的要求，当 然在一些状况下，成马上间和保持时间的值能够为零。 PLD/FPGA开发软件能够自动计算 两个相关输入的建立和保持时间（如图 2） 图1成马上间和保持时间关系图 注： 在考虑建立保持时间时，应该考虑时钟树向后偏斜的状况，在考虑成马上间时应该考虑时钟树向前偏斜的状况。在进行后仿真时，最大延缓用来检查成马上间，最小延时用来检查保持时间。 成马上间的拘束和时钟周期相关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期没关的参数，若是设计不合理， 使得布局布线工具无法布出高质量的时钟树， 那么无论如何调整时钟频率也无法达 到要求，只有对所设计系统作较大改动才有可能正常工作， 以致设计效率大大降低。 因此合理的设计系统的时序是提升设计质量的要点。在可编程器件中，时钟树的偏斜几乎能够不考虑，因此保持时间平时都是满足的。 FPGA 中的竞争和冒险现象 信号在FPGA器件内部经过连线和逻辑单元时，都有必然的延时。延时的大小与连线的长短和逻辑单元的数量相关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平变换也需要必然的过渡时间。由于存在这两方面因素，多路信号的电平值 ;. . 发生变化时，在信号变化的刹时，组合逻辑的输出有先后序次，其实不是同时变化 ,经常会出 现一些不正确的尖峰信号，这些尖峰信号称为 毛刺。若是一个组合逻辑电路中有 毛刺 出现，就说明该电路存在冒险。（与分立元件不一样，由于 PLD内部不存在寄生电容电感， 这些毛刺将被完满的保留并向下一级传达，因此毛刺现象在 PLD、FPGA设计中特别突出） 图2是一个逻辑冒险的例子，从图 3的仿真波形能够看出， A、B、C、D四个输入信号经 过布线延时今后，高低电平变换不是同时发生的，这以致输出信号 OUT出现了毛刺。（我 们无法保证全部连线的长度一致，因此即使四个输入信号在输入端同时变化，但经过 PLD 内部的走线，到达或门的时间也是不同样的，毛刺必然产生）。能够概括的讲，只要输入 信号同时变化，（经过内部走线）组合逻辑必然产生毛刺。 将它们的输出直接连接到时钟 输入端、清零或置位端口的设计方法是错误的，这可能会以致严重的结果。 因此我们必定 检查设计中全部时钟、清零和置位等对毛刺敏感的输入端口，保证输入不会含有任何毛刺 图2存在逻辑冒险的电路示例 图3图2所示电路的仿真波形 冒险经常会影响到逻辑电路的牢固性。时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此判断逻辑电路中可否存在冒险以及如何防备冒险是设计人员必定要考虑的问题。 如何办理毛刺 我们能够经过改变设计，破坏毛刺产生的条件，来减少毛刺的发生。比方，在数字电路设计中，经常采用格雷码计数器取代一般的二进制计数器，这是由于格雷码计数器的输出每次只有一位跳变，除掉了竞争冒险的发生条件，防备了毛刺的产生。 毛刺其实不是对全部的输入都有危害，比方 D触发器的 D输入端，只要毛刺不出现在时 钟的上升沿而且满足数据的建立和保持时间，就不会对系统造成危害，我们能够说 D触发 ;. . 器的D输入端对毛刺不敏感。依照这个特点，我们应该在系统中尽可能采用同步电路，这是由于同步电路信号的变化都发生在时钟沿，只要毛刺不出现在时钟的沿口而且不满足数 据的建立和保持时间，就不会对系统造成危害。（由于毛刺很短，多为几纳秒，基本上都不能能满足数据的建立和保持时间） 去除毛刺的一种常有的方法是利用 D触发器的 D输入端对毛刺信号不敏感的特点，在 输出信号的保持时间内，用触发器读取组合逻辑的输出信号，这种