Verilog数字钟数电实验报告.pdfVIP

EDA EDA 多功能时钟（必做） 多功能时钟（必做） 1305 2015.5.5  3 1305 2015.5.5  3 专业：电子信息工程 班级：电信 班 日期： 第 次实验 专业：电子信息工程 班级：电信 班 日期： 第 次实验 6  姓名： 康健 组别： 6  指导教师： 成绩： 姓名： 康健 组别： 指导教师： 成绩： EDA EDA 实验课题： 多功能数字钟 实验课题： 多功能数字钟 1 1、已知条件 、已知条件 Quartus II FPGA Quartus II软件、FPGA 实验开发装置。 软件、 实验开发装置。 2 2、主要技术指标 、主要技术指标 24 24 以数字形式显示时、分、秒的时间；小时计数器为同步 进制；要求手动校时、 以数字形式显示时、分、秒的时间；小时计数器为同步 进制；要求手动校时、 校分。 校分。 3 3、实验用仪器 、实验用仪器 PC FPGA PC、FPGA 开发板、示波器、稳压电源等 、 开发板、示波器、稳压电源等 4 4、电路工作原理 、电路工作原理 所谓的时钟，其实本质上就是计数器。以开发板上的晶振时钟作为时间基 。 所谓的时钟，其实本质上就是计数器。以开发板上的晶振时钟作为时间基 。 1Hz 然后通过分频模块 （计数器）进行分频，得到 1Hz 的脉冲信号作为秒的信号脉 然后通过分频模块 （计数器）进行分频，得到 的脉冲信号作为秒的信号脉 60 60 60 60 冲，然后用模 的计数器构成秒的计数单元。每记 下就自动清零且产生进 冲，然后用模 的计数器构成秒的计数单元。每记 下就自动清零且产生进 位信号。将这个进位信号作为分的计数器的使能信号，其中，分计数器也是模 位信号。将这个进位信号作为分的计数器的使能信号，其中，分计数器也是模 60 10 6  BCD 60 10 6  BCD 为 的计数器。这里的计数器都是由模 和模 组成的 码的计数器。个 为 的计数器。这里的计数器都是由模 和模 组成的 码的计数器。个 60