根据verilog的数字秒表的设计实现.pdfVIP

.- .- 《HDL 语言应用与设计》 《HDL 语言应用与设计》 实验报告 实验报告 基于Verilog HDL数字秒表的设计 基于Verilog HDL数字秒表的设计 班级： 信科 13-01 班 班级： 信科 13-01 班 姓名： 张谊坤 姓名： 张谊坤 学号： 学号： 教师： 王冠军 教师： 王冠军 .- .- 基于Verilog HDL数字秒表的设计 基于Verilog HDL数字秒表的设计 一、 秒表功能 一、 秒表功能 1. 计时范围：00:00:00—59:59:99 1. 计时范围：00:00:00—59:59:99 2. 显示工作方式：八位数码管显示 2. 显示工作方式：八位数码管显示 3．具有暂停和清零的功能 3．具有暂停和清零的功能 二、实验原理 二、实验原理 1．实验设计原理 1．实验设计原理 （1）秒表的逻辑结构较简单，它主要由十进制计数器、六进制计 （1）秒表的逻辑结构较简单，它主要由十进制计数器、六进制计 数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最 数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最 关键的是如何获得一个精确的 100HZ 计时脉冲，除此之外，整个秒表 关键的是如何获得一个精确的 100HZ 计时脉冲，除此之外，整个秒表 还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以 还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以 及清零复位。 及清零复位。 （2）秒表有共有 8 个输出显示，其中 6 个显示输出数据，分别为 （2）秒表有共有 8 个输出显示，其中 6 个显示输出数据，分别为 百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有 6 个计数 百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有 6 个计数 器与之相对应；另外两个为间隔符，显示 ‘-’。8 个计数器的输出全 器与之相对应；另外两个为间隔符，显示 ‘-’。8 个计数器的输出全 都为 BCD 码输出，这样便与同显示译码器连接。 都为 BCD 码输出，这样便与同显示译码器连接。 （3）可定义一个 24 位二进制的寄存器 hour 用于存放 8 个计数器 （3）可定义一个 24 位二进制的寄存器 hour 用于存放 8 个计数器 的输出，寄存器从高位到低位每连续 4 位为一组，分别存放百分之一 的输出，寄存器从高位到低位每连续 4 位为一组，分别存放百分之一 秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。由频率信 秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。由频率信 .-