【报告】八位数字频率计实验报告.docxVIP

精品word学习资料可编辑 名师归纳总结——欢迎下载 八位十进制数字频率计 一、设计任务 熟识 Quatus 11 软件的基本使用方法； 熟识 EDA 试验开发系统的使用方法； 学习时序电路的设计、仿真和硬件设计，进一步熟识 VHDL 设计技术； 分析了 8 位十进制数字频率计的基本原理； 对数字频率计的各个模块功能的分析，进行了功能仿真测试，得出仿真波形图； 精品word学习资料可编辑 名师归纳总结——欢迎下载 |精. |品. |可. |编. |辑. |学. |习. |资. |料. * | * | * | * | |欢. |迎. |下. |载. 二、方案挑选与设计 数字频率计的基本原理是用一个频率稳固度高的频率源作为基准时钟， 通常情形下运算每秒内待测信号的脉冲个数 ,此时我们称闸门时间为 1 秒；闸门时间也可以大于或小于一秒； 闸门时间越长， 得到的频率值就越精确， 但闸门时间越长就每测一次频率的间隔就越长； 闸门时间越短，测的频率值刷新就越快 ,但测得的频率精度就受影响；数字频率计的主要功能 是测量周期信号的频率；频率是单位时间（ 1S）内信号发生周期变化的次数；假如我们能在给定的 1S 时间内对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率； 数字频率计第一必需获得相对稳固与精确的时间， 同时将被测信号转换成幅度与波形均能被 数字电路识别的脉冲信号， 然后通过计数器运算这一段时间间隔内的脉冲个数， 将其换算后显示出来；这就是数字频率计的基本原理； 设计： 脉冲信号的频率就是在单位时间内所产生的脉冲个数 ,其表达式为 ,f 为被测信号的频率,N 为计数器所累积的脉冲个数 ,T 为产生 N 个脉冲所需的时间； 所以 ,在 1 秒时间内计数器所记录的结果 ,就是被测信号的频率； 被测频率信号取自试验箱晶体振荡器输出信号 ,加到主控室的输入端； 再取晶体振荡器的另一标准频率信号，经分频后产生各种时基脉冲： 1ms， 10ms，0.1s， 1s 等，时基信号的挑选可以掌握，即量程可以转变； 时基信号经掌握电路产生闸门信号至主控门，只有在闸门信号采样期间内（时基信号的一个周期），输入信号才通过主控门； f=N/T ，转变时基信号的周期 T，即可得到不同的测频范畴； 当主控门关闭时，计数器停止计数，显示器显示记录结果，此时掌握电路输出一个置零信号，将计数器和全部触发器复位，为新一次采样做好预备； 系统总体框架图 精品word学习资料可编辑 名师归纳总结——欢迎下载 精品word学习资料可编辑 名师归纳总结——欢迎下载 |精. |品. |可. |编. |辑. |学. |习. |资. |料. * | * | * | * | |欢. |迎. |下. |载.  8 位十进制数字频率计的电路规律图 8 位十进制数字频率计的电路规律图， 它由一个测频掌握信号发生器 TESTCTL 、8 个有时钟使能的十进制计数器 CNT10 、一个 32 位锁存器 REG32B [8] 组成；以下分别表达频率计 各规律模块的功能与设计方法； 8 位十进制数字频率计的电路规律如图 4.18 所示； 精品word学习资料可编辑 名师归纳总结——欢迎下载 图 4.1 8 位十进制数字频率计的电路规律图 三 软件设计与仿真 各功能模块的源程序及每个程序运行后的仿真波形： 测频掌握信号发生器的功能模块及仿真 （1）测频掌握信号发生器的功能模块如下图所示； 精品word学习资料可编辑 名师归纳总结——欢迎下载 测频掌握 测频掌握信号发生器的功能模块图 |品. |可. |编. |辑. |学. |习. |资. |料. * | * | * | * | |欢. |迎. |下. |载. 测频掌握电路图 （2）源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY TESTCTL IS PORT(CLK:IN STD_LOGIC; TSTEN:OUT STD_LOGIC; CLR_CNT:OUT STD_LOGIC; LOAD:OUT STD_LOGIC); END TESTCTL; ARCHITECTURE ART OF TESTCTL IS SIGNAL Div2CLK:STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1THEN Div2CLK=NOT Div2CLK; END IF; END PROCESS; PROCESS(CLK,Div2CLK) BEGIN IF CLK=0AND Div2CLK=0THEN 精品word学习资料可编辑 名师归