第十三章ARM9_双向二线制串行总线I2C介绍.pptxVIP

第十三章 双向二线制串行总线（ I2C）介绍及S3C2410的I2C控制;;AT24系列存储器芯片采用CMOS工艺制造，内置有升压电路，可在单电压供电条件下工作。其标准封装为8脚DIP封装形式，如图13-2所示。;各引脚的功能说明如下： SCL：串行时钟。遵循ISO/IEC7816同步协议，漏极开路，需接上拉电阻。在该引脚的上升沿，系统将数据输人到每个EEPROM器件，在下降沿输出。 SDA：串行数据线。漏极开路，需接上拉电阻。双向串行数据线，漏极开路，可与其他开路器件“线或”。 A0、A1、A2：器件/页面寻址地址输人端。在AT24C01和AT24C02中，引脚被硬连接，其他AT24Cxx均可接寻址地址线。 WP：读/写保护。接低电平时可对整片空间进行读/写，高电平时不能读/写，受保护。 Vcc/GND：5V工作电压。;13.2 I2C总线的读/写控制逻辑 ? 开始条件(START_C)：在开始条件下，当SCL为高电平时，SDA由高转为低。 ? 停止条件(STOP_C)：在停止条件下，当SCL为高电平时，SDA由低转为高。 ? 确认信号(ACK)：在接收方应答下，每收到一个宇节后便将SDA电平拉低。 ? 数据传送(R/M)：总线启动或应答后，SCL高电平期间数据串行传送；低电平 期间为数据准备，并允许SDA线上数据电平变换。总线以字节(8位)为单位传送数据，且高有效位(MSB)在前。I2C数据传送时序如图13-3所示。 ;13.3 EEPROM读/写操作 13.3.1 AT24C04结构与应用简述 AT24C04由输入缓冲器和EEPROM阵列组成。由于EEPROM的半导体工艺特性，写入时间为5~10ms，如果从外部直接写入EEPROM，则每写一个字节都要等候5~10ms，成批数据写人时则要等候更长的时间。具有SRAM输人缓冲器的EEPROM器件，其写入操作变成对SRAM缓冲器的装载，装载完后启动一个自动写人逻辑将缓冲器中的全部数据一次写入EEPROM阵列中。;对缓冲器的输人称为“页写”，缓冲器的容量称为“页写字节数”。AT24C04的页写字节数为8。写入不超过页写字节数时，对EEPROM器件的写人操作与对SRAM的写人操作相同；若超过页写字节数，应等候5~10ms后再启动一次写操作。 由于EEPROM器件缓冲区容量较小，且不具备溢出进位检测功能，所以，从非零地址写人8字节数或从零地址写入超过8字节数会形成地址翻卷，导致写入出错。;13.3.2 设备地址（DADDR） AT24C04的器件地址是1010。 13.3.3 AT24CXX的数据操作格式 在I2C总线中，对AT24C04内部存储单元读/写，除了要给出器件的设备地址（DADDR） 外，还须指定读/写的页而地址(PADDR)。两者组成操作地址（OPADDR）如下： 1010 A2 A1-R/W 按照AT24C04器件手册，读/写地址(ADDR=1010 A2 A1-R/M)中的数据操作格式如下：;写人操作格式。任意写一个字节到地址ADDR_W，其时序图如图13-4所示。 图13-4 任意写一个字节 从地址ADDR_W起连续写入n个字节（同一页面），其时序图如图13-5所示。 图13-5 写n个字节 ;读出操作格式。 从任意地址ADDR_ R读一个字节的时序图如图13-6所示。从地址ADDR_ R起连续读出n个字节(同一页面)，其时序图如图13-7所示。;在读任意地址操作中除了发送读地址外，还要发送页面地址(PADDR)，因此，在连续读出n个字节操作前，要进行一个字节PADDR写人操作，然后重新启动读操作。注意，读操作完后没有ACK。;13.4 S3C2410处理器I2C接口 13.4.1 S3C2410 I2C接口简介 S3C2410处理器为用户进行应用设计提供了支持多主总线的I2C接口。处理器提供符合I2C协议的设备连接双向数据线I2CSDA和I2CSCL，在I2CSCL高电平期间，I2CSDA的下降沿启动，上升沿停止。S3C2410处理器可以支持主发送、主接收、从发送和从接收4种工作模式。在主发送模式下，处理器通过I2C接口与外部串行器件进行数据传送，需要使用到如表13-1、13-2、13-3、13-4所列寄存器。;;表13-2 I2C总线状态寄存器（I2CSTAT）;表13-3 I2C总线地址寄存器(I2CADD);13.4.2 使用S3C2410 I2C总线读/写方法 使用S3C2410 I2C总线读/写方法可简单用图13-8表示。 开始条件(START_C)：当SCL为高电平时，SDA由高转为低。 ? 停止条件(STOP_C)：当SCL为高电平时，SDA由低转为高。 ?