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PAGE PAGE 2 加减法运算器的设计实验报告 实验二 加减法运算器的设计 一、实验目的 1、理解加减法运算器的原理图设计方法 2、掌握加减法运算器的VERILOG语言描述方法 3、理解超前进位算法的基本原理 4、掌握基于模块的多位加减运算器的层次化设计方法 5、掌握溢出检测方法和标志线的生成技术 6、掌握加减运算器的宏模块设计方法 二、实验任务 用VERILOG设计完成一个4位行波进位的加减法运算器，要求有溢出和进位标志，并封装成模块。模块的端口描述如下： module lab2_RippleCarry 宽度可定制（默认为4位）的行波进位有符号数的加减法器。 #(pa