实验七4选1多路选择器设计实验知识讲解.docxVIP

精品文档 实验七 4 选 1 多路选择器设计实验 一、实验目的 进一步熟悉 QuartusII 的 VHDL 文本设计流程、 组合电路的设计仿真和测试。 二、实验原理 四选一多路选择器设计时， 试分别用 IF_THEN 语句、 WHEN_ELSE 和 CASE 语句的表达方式写出此电路的 VHDL 程序， 要求选择控制信号 s1和 s2 的数据类 型为 STD_LOGIC; 当 s1=‘0’， s0=‘0’； s1=‘0’， s0=‘ 1’； s1=‘ 1’， s0=‘0’ 和 s1=‘1’， s0=‘1’时，分别执行 y=a、 y=b、 y=c、 y=d。 三、程序设计 其示意框图如下： 其中输入数据端口为 a、 b、 c、 d， s1、 s2 为控制信号， Y 为输出。 令 s0s1=“00”时，输出 y=a； 令 s0s1=“01”时，输出 y=b； 令 s0s1=“10”时，输出 y=c； 令 s0s1=“11’时，输出 y=d； 输入 数据 a b c d 4 选 1 y 数 据 选 择 器 s0 s1 真值表如下： x a b c d 输入 s0 0 0 1 1 输出 s1 y 0 a 1 b 0 c 1 d 精品文档 精品文档 四、 VHDL仿真实验 （ 1）用 IF_THEN语句设计 4 选 1 多路选择器 1. 建立文件夹 D： \alteral\EDAzuoye\if_mux41, 启动 QuartusII 软件工作 平台，打开并建立新工程管理窗口，完成创建工程。 图 1 2. 打 开 文 本 编 辑。 mux41.vhd.。 利用 New Project Wizard 创建工程 mux41 NEW→ VHDL File → 相应 的 输 入 源 程序 代 码 → 存 盘 为 图 2 选择编辑文件类型 源程序代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS 精品文档 精品文档 PORT(a,b,c,d:IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC); END ENTITY mux41; ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN s0s1=s0s1; PROCESS(s0s1,a,b,c,d) BEGIN IF s0s1=00 ELSIF s0s1=01 ELSIF s0s1=10 THEN y=a; THEN y=b; THEN y=c; ELSE y=d; END IF; END PROCESS; END ARCHITECTURE if_mux41; 3. 综合运行，检查设计是否正确。 图 3 全程编译无错后的报告信息 精品文档 精品文档 4. 生成 symbol。 图 4 生成 symbol 5. 建立波形编辑文件进行功能仿真，仿真结果如下图所示。 图 5 设置时钟 CLK 的周期 精品文档 精品文档 图 6 仿真波形输出报告 从上图时序仿真可以看出： s0s1=“00”时，输出 y=a； s0s1=“01”时，输出 y=b； s0s1=“10”时，输出 y=c； s0s1=“11’时，输出 y=d； 6. 查看 RTL 电路。选择 Tools-Netlist Viewers-RTL Viewers 命令，即 HDL 的 RTL级图形观测器，选择好后即自动弹出计数器设计的 RTL电路，如下图： 图 7 RTL 电路图 (2) 用 WHEN_ELS句设计 4 选 1 多路选择器 精品文档 精品文档 1. 建立文件夹 D： \alteral\EDAzuoye\when_mux41, 启动 QuartusII 软件工作平 台，打开并建立新工程管理窗口，完成创建工程。 图