4选1数据选择器的VHDL设计.docxVIP

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如有侵权请联系网站删除,仅供学习交流 如有侵权请联系网站删除,仅供学习交流 仅供学习交流 仅供学习交流 4选1数据选择器的 VHDL设计 一、4选1数据选择器的VHDL设计 .实体框图 .程序设计 正确的程序 LIBRARY IEEE; USE IEEE. STD_LOGIC」164. ALL; ENTITY MUX41A IS PORT (D3, D2, DI, DO, Al, AO, EN: IN STD_LOGIC; Y:OUT STD.LOGIC); END ENTITY MUX41A; ARCHITECTURE ONE OF MUX41A IS BEGIN Y=D0 WHEN Al=O AND AO=O AND EN=T ELSE DI WHEN Al=O AND AO=1 AND EN=, T ELSE D2 WHEN Al=1 AND AO=O AND EN二T ELSE D3 WHEN Al=1 AND AO=T AND EN二T ELSE Z,; END ARCHITECTURE ONE; .仿真波形图 Simulation lavefora Simulation mode: Timing .仿真波形分析 由图可知,当使能E\为。时,无波形输出,当E\=l时,Al A0=00,输出 Y=DO, Al A0=01, Y=D1, Al AO= 10, Y=D2, Al A0=U, Y=D3e 所以改程序设计 为数据选择器。

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