Verilog-HDL高级数字设计实验报告--“俄罗斯方块”FPGA实现.pdfVIP

Verilog HDL 高级数字设计 实验报告 题目： “俄罗斯方块” FPGA 实现 实验目的 通过此次项目，完成以下目的： 1） 熟悉 Xilinx FPGA 的架构及开发流程 2 ） 设计一个功能完整的系统，掌握 FSM + Datapath 的设计方法。 实验内容 1. 项目介绍 本项目主要在 FPGA 上实现了一个经典小游戏 “俄罗斯方块”。本项目基本解决方案是， 使用 Xilinx Zynq 系列开发板 ZedBoard 作为平台，实现主控模块，通过 VGA 接口来控制屏 幕进行显示。 2. 系统框架 整个系统由四部分组成，按键输入处理模块、控制模块、数据路径模块以及 VGA 显示 接口模块。整个系统的结构如下图所示： System clk Structure rst_n start opcode Control Data VGA Unit Signal Interface Control DataPath Up Down key Left KeyBoard Right 图 1：系统框图 下面分别对四个模块进行介绍： 1） 按键输入处理模块 按键处理模块的主要功能是对输入系统的 up，down ，left ，right 四个控制信号进行消抖 处理，并对其进行上升沿检测。 消抖模块采用上课所提出的结构，采用了一个 4 位的移位寄存器，先将输入信号延迟 4 个时钟周期，再对其以一个较低的时钟频率进行采用。消抖模块的结构如下图所示： 图 2：消抖模块结构示意图 为了简化控制系统，在本系统的设计过程中，不考虑长时间按键产生连按效果。因而， 需要对按键进行上升沿检测。 上升沿检测的基本实现方案是加入一组寄存器， 对前一个的按 键信号进行暂存， 将暂存的值与当前值进行比较， 当上一个值为 0 而当前值为 1 时，即认为 其检测到了一个上升沿。 2 ） 控制模块 控制模块采用 FSM 的方式进行控制。在控制模块中，定义了 10 个状态： S_idle ：上电复位后进入的空状态，当 start 信号为 1 时进入 S_new 状态 S_new：用于产生新的俄罗斯方块。 S_hold ：保持状态。 在这个状态中进行计时， 当时间到达一定间隔时， 转到 S_down 状态；或者等待输入信号（ up ，down ，left ，right ）时，转到 S_down （按键为 down ） 或者 S_move （up，left ，right ）状态。 S_down ：判断当前俄罗斯块能否下移一格。如果可以，则转到 S_remove_1 状态， 如果不行，则转到 S_shift 状态。