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cordic 算法详解 转载自小一休哥的文章： /qqarticle/details 目前，学习与开发 FPGA 的程序员们大多使用的是 Verilog HDL 语言（以下简称为 Verilog ），关于 Verilog 的诸多优点 一休哥就不多介绍了，在此，我们将重点放在 Verilog 的运 算操作上。 我们都知道，在 Verilog 中，运算一般分为逻辑运算（与或 非等）与算术运算（加减乘除等） 。而在一开始学习 Verilog 时，老司机一定会提醒我们，“切记，千万别用‘ / ’除、‘ %’取模 （有的也叫取余）和‘ ** ’幂。”这话说的不无道理，因为这三 个运算是不可综合的。但，需清楚理解的是，不可综合的具 体意思为不能综合为简单的模块，当我们在程序中调用了这 些运算时，‘ / ’