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第六章： 新型半导体器件;Si Substrate;2021/10/22;§6.1 现代MOS器件;一、MOSFET的按比例缩小;2021/10/22;2021/10/22;2021/10/22;2021/10/22;实验结果表明，在进行折衷的过程中，源、漏结的参数，尤其是结深、RSD和结的突变性是至关重要的因素。尽管这种经验方法不是很理想，而且难以符合基于基本物理规律的按比例缩小规则，但是这种经验方法更准确、更实用一些。这是由于当器件横向尺寸的变化使器件的纵、横向以及其他各方向上的参数错综复杂地相互作用时，器件的三维特性越加突出；同时由于基本物理极限的限制，对亚0.1μm器件的进一步缩小变得非常困难，这主要包括超薄栅氧化层的制作；源、漏超浅结的形成以及小尺寸器件必须在很低的电源电压下工作所带来的问题等。截至目前为止，器件和ULSI CMOS工艺发展的实际情况是器件的各个部分都在缩小。 ;二、现代MOS器件的一些物理效应;DIBL效应与器件穿通 DIBL即漏电压感应源势垒下降效应，是器件二维效应与强电场效应结合的结果。当漏结加较大的电压时，结电场向源区发展，因为沟道很窄，使漏结电场与源结相耦合，当VDS高到一定程度，漏的结电场就会影响源pn结的势垒，使之降低，这便是DIBL效应。一个明显结果是使VT降低，因为源势垒下降，就可用较低栅压使器件开启。 因为在一定的VDS下，Lg越小DIBL导致的越大，因此DIBL也产生VT roll off，而且VDS越高，VT roll off效应越显著。同时DIBL效应会影响MOSFET的亚阈区特性，包括使S和Ioff退化。因此在深亚微米与亚0.1微米的设计中要避免或抑制DIBL效应。 ;热载流子注入（Injection of Hot Carrier）;2021/10/22;栅感应漏极漏电（GIDL） 当增强型器件处于关态（VGS=0）时，在漏与栅交叠处的栅氧化层中存在很强的电场（3×106V/cm），对于N型MOSFET，此电场方向由漏指向栅，漏极半导体内部电势远高于界面处电势，即在漏极（交叠部分）靠近界面区的能带发生强烈的向上弯曲，乃至表面反型为p型。因为杂质浓度大，该反型层下的耗尽区极窄，使之导带电子可以直接隧道穿透到反型层的价带区，与衬底流过来的空穴复合。因此，电子由漏极流入，空穴由衬底流入，形成了漏结的漏电流，这就是GIDL。 GIDL效应和漏区上的栅SiO2层质量密切相关，因此它随工艺条件而改变。GIDL是关态电流Ioff的主要组成，必须被限制在额定Ioff值之内，这也是栅氧化层厚度下限的一个根源。实验证明，对于优质的栅SiO2层，厚度到1.5nm仍将是安全的。 ;迁移率的强电场效应和漂移速度饱和 迁移率的电场效应对于提高深亚微米和0.1μm ULSI MOSFET的电流驱动能力，以至对决定其工作速度有决定性意义，因此在器件结构设计中如何保持尽可能高的迁移率是一个关键课题。同时因为漂移速度会饱和，因此光靠高电场来提高电流驱动能力是有限的。 ; 漂移速度过冲 速度过冲是非稳态统计过程的产物，要以非稳态玻尔兹曼方程求解，或用蒙特卡罗方法来处理。在能量平衡之前的弛豫时间内漂移速度超过饱和值，即速度过冲。漂移速度过冲现象在GaAs等高迁移率半导体中为实验所普遍证实。通常的MOSFET模型建立在漂移扩散模型（DD模型 Drift－Diffusion Model）的基础上，基本方程是泊松方程、电流连续方程和稳态玻尔兹曼方程。在深亚微米时期，器件二维模型，联解泊松方程、连续性方程和瞬态玻尔兹曼方程，进行数值分析，但计算量很大，并不可取。因此引入水力学模型，使用能量输运方程、载流子输运方程和电流连续方程加以联解，目前已被许多二维数值分析程序采用。 ; 二维量子化 深亚微米器件的沟道掺杂浓度高达3×1017cm－3以上，栅氧化层低达1.5~5nm，在1～几伏电压下，即可使表面反型层的电场强度很强，表面能带强烈弯曲，使载流子被局域在很窄的沟道势阱内，这种局域化导致垂直于界面方向载流子运动的量子化，使传导载流子成为只能在平行界面方向运动的二维电子气。二维量子化使能量呈阶梯型的子带，使电子波函数呈调制的二维平面波，同时也会影响载流子迁移率等参数。所以，对深亚微米、亚0.1μm MOS ULSI器件必须考虑量子力学（QM）效应。 ;沟道杂质起伏 对于沟长度在0.1μm量级的MOSFET，沟道中的电离杂质可以小到只有几十个原子，因此杂质原子含量的统计起伏可导致对器件性能的明显影响，这种起伏无论在一个圆片内的各芯片之间或各圆片之间都不可避免，因此会造成产品的一致性问题，对于ULSI的可生产性必须考虑这种效应。杂质起伏主要反映在器件阈值电压的起