数字逻辑电路课程设计报告江苏大学.docxVIP

资料 资料. 数字逻辑电路实验报告 姓名： 班级： 学号： 指导老师：耿霞 学校：江苏大学 目录 TOC \o 1-5 \h \z \o Current Document 一、 实验目的 3 \o Current Document 二、 设计要求 3 \o Current Document 三、 具体设计思路 3 \o Current Document 1.24进制计数器的设计 4 \o Current Document 60进制计数器的设计 5 \o Current Document 二路选择器的设计 6 \o Current Document 分频器的设计 6 动态扫描的涉及 7 \o Current Document 整点报时功能的设计 8 选择显示与闹钟设置的设计 TOC \o 1-5 \h \z \o Current Document 四、 顶层图 10 \o Current Document 五、 各个模块 11 \o Current Document 计时模块 11 \o Current Document 整点报时与闹钟模块 11 \o Current Document 六、 设计总结 12 一：实验目的 学会应用数字系统方法进行电路设计； 进一步学会应用Quartus软件开发应用能力； 培养综合实验的能力。 二：设计要求 设计一个多功能数字时钟，具有以下几个功能： 能进行正常的时、分、秒计时。 使用一个二十四进制和两个六十进制的计数器级联。分计数器以秒计 数器的进位作为计数脉冲，小时计数器以分计时器的进位作为计数脉 冲。 ②给秒1Hz （2） 可以使用以 EP1C12F324C8为核心的硬件系统上的脉冲按键或者拨动 开关实现“校时，“校分”及清零功能。 （3） 可以使用系统上的扬声器进行整点报时 计时到59分50秒时，每两秒一次低音报时，整点进行高音报时。 低音报时用512Hz，高音报时用1kHz。 （4） 设置闹钟，并连接扬声器实现闹铃功能。 设定闹钟时间与新的计数器进行存储，与正常计时互不干扰。 与正常计时状态进行切换。 设定一个比较模块，当计时与闹钟相等时，驱动扬声器鸣叫。 闹钟响声控制在一分钟之内，可以在一分钟设置按键取消闹时状态 （5） 用动态数码管显示时间。 用6个数码管，分别用一组独立的七段码进行驱动显示，将小时高位 到秒低位共6组时间经过7段译码，按照顺序锁定到数码管上。 用动态扫描的方式显示。 扫描频率越高越稳定。 三：具体设计思路 利用按键实现“校时，“校分”及清零功能。 （1） SA :校时键。按下SA键时，时计数器迅速递增，按 24小时循环，并且 计满23时回到00. （2） SB :校分键。按下SB键时，分计数器迅速递增，按 60小时循环，并且 计满59时回到00，但不向时进位。 （3） SC :秒清零。按下SC时，秒计数器清零。 要求按键均不产生数字跳变，因此需要进行销抖处理。用 D触发器。 实现: 1. 24进制计数器的设计： VHDL语言描述： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_ un sig ned.all; use ieee.std _lo gic_arith.all; en tity cn t24 is port(rst,clk:in std」o gic; co:out std_logic; qout:out std」o gic_vector(7 dow nto 0)); end cn t24; architecture behave of cn t24 is signal qh,ql:std」ogic_vector(3 downto 0); sig nal tco:std」o gic; begi n process(clk,rst) beg in if (rst=0) then qh=0000; ql=0000; tco=0; //若rst为0时，十位qh以及个位ql都清零，且不进位 elsif (clkeve nt and clk=1) the n if (ql9 and (qh=0 or qh=1)) then 〃当个位ql小于9,十位qh等于0或‘时 ql=ql+1;qh=qh; 〃个位 ql 加 1 , qh 不变 end if; if(ql=9) then / /当个位ql等于9时 ql=0000; //个位 ql 清零 qh=qh+1; 〃十位 qh 加 1 end if; if(ql4 and qh=2) then //当十位 qh 等于 2，个位 ql 小于 4 时 ql=ql+1;