《计算机组成原理》典型例题讲解.docxVIP

分析设计计算： 1. CPU结构如图1所示，其中有一个累加寄存器AC, —个状态条件寄存器，各部 分之间的连线表示数据通路，箭头表示信息传送方向。 （1） 标明图中四个寄存器的名称。 （2） 简述指令从主存取到控制器的数据通路。 （3） 简述数据在运算器和主存之间进行存/取访问的数据通路。 图1 解： （1） a为数据缓冲寄存器DR , b为指令寄存器IR , c为主存地址寄存器, d为程序计数器PC。 （2） 主存M -缓冲寄存器DR -指令寄存器IR -操作控制器。 （3） 存贮器读：M -缓冲寄存器DR -ALU -AC 存贮器写:AC -缓冲寄存器DR 2.某机器中，配有一个ROM芯片，地址空间0000H—3FFFHo现在再用儿个16KX8 的芯片构成一个32KX8的RAM区域，使其地址空间为8000H—FFFFHo假设此RAM 芯片有/CS和/WE信号控制端。CPU地址总线为A10—A0,数据总线为D7—DO,控 制信号为R//W, MREQ（存储器请求）,当且仅当MREQ和R//W同时有效时，CPU 才能对有存储器进行读（或写）。 （1） 满足已知条件的存储器，画出地址码方案。 （2） 画出此CPU与上述ROM芯片和RAM芯片的连接图。 解：存储器地址空间分布如图1所示，分三组，每组16KX8位。 由此可得存储器方案要点如下： （1） 用两片16K*8 RAM芯片位进行串联连接，构成32K*8的RAM区域。 片内地址:Ao An ?片选地址为:An Ai5； （2） 译码使用2 : 4译码器； （3） 用/MREQ作为2 : 4译码器使能控制端，该信号低电平（有效） 时，译码器工作。 (4) CPU的R / /W信号与RAM的/WE端连接，当R // W = 1时存储器 执行读操作，当R // W = 0时，存储器执行写操作。如图1 CPU与芯片连接如图2： 图2 3.某机器中，已知配有一个地址空间为(0000—1FFF)16的ROH区域，现在用一 个SRAM芯片(8KX8位)形成一个16KX 16位的ROM区域，起始地址为(2000) * 。假设SRAM芯片有/CS和/WE控制端，CPU地址总线扎§——A。，数据 总线为Dxs——Do ,控制信号为R / /W (读/写),/MREQ (当存储器读或 写时，该信号指示地址总线上的地址是有效的)。要求： 遁足已知条件的存储器，画出地址码方案。 画出ROM与RAM同CPU连接图。 解：存储器地址空间分布如图1所示，分三组，每组8KX16位。 山此可得存储器方案要点如下： （5） 组内地址:A12 ——Ao （A。为低位）; （6） 组号译码使用2 : 4译码器； （7） RAM： , RAM：各用两片SRAM芯片位进行并联连接，其中一片组成 高8位，另一片组成低8位。 （8） 用/MREQ作为2 : 4译码器使能控制端，该信号低电平（有效） 时，译码器工作。 （9） CPU的R / /W信 号与SRAM的/WE端连接，当R // W = 1时存储 器执行读操作，当豆// W = 0时，存储器执行写操作。如图2 0000 1FFF 2000 3FFF 4000 5FFF 6000 图1图27FFF 图1 图2 4.参见下图数据通路，画出数据指令“STA （RJ ”的指令周期流程图，其 含义是将寄存器乩的内容传送至（RJ为地址的存贮单元中。标出 各微操作信号序列。 解:A狀PC-ARM-DRDR-IRr2-*arR】- 解: A狀 PC-AR M-DR DR-IR r2-*ar R】-DR DR-M PC（）f G ? ARj R/AV= 1 （读） DR（） , G , IRj R20 , G ? ARi Rio 9 G，DR】 R//W = O（写） 5.用16KX1位的动态RAH芯片构成64KX8位的存储器，要求： 画出该存储器组成的逻辑框图 设存储器的读写周期均为0.5ms, CPU在lus内至少要访问内存一 次。试问采用那种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部 存储单元刷新一遍所需的实际刷新时间是多少？ 解：(1)根据题意，存储器总容量为64KB,故地址线总需16位。现使用16KX1 位的DRAH芯片，共需32片=芯片本身地址线占14位，所以采用位并联与地址 串联相结合的方法来组成整个存储器，其组成逻辑框图如图所示，其中使用一 片2： 4译码器 (2)根据已知条件，CPU在1 us内至少需要访存一次，所以整个存储器的平 均读/写周期与单个存储器片的读/写周期相差不多，应采用异步式刷新方式比较 合理。 DRAM存储器来讲，两次刷新的最大时间间隔是2ms? DRAM芯片读/写周期为0. 5uso假定16KX 1位的RAM芯片山128X 12