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1.测试1位全加器的仿真
1.测试1位全加器的仿真
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1.测试1位全加器的仿真
装 订 线可编程逻辑器件设计实验报告
装 订 线
实验名称： 测试1位全加器的仿真
实验目的： 使用modelsim编写test bench代码实现测试1位全加器的仿真，并得到输出波形
实验时间： 年 月 日 地点：实验室
学生姓名： 学号：
实验名称： 测试1位全加器的仿真
实验步骤
创建工程文件，并命名为full_adder_test。
将已存在的full_adder的verilog HDL File添加到工程文件中，并创建modelsim仿真文件，命名为full_adder_tb。
在modelsim仿真文件中输入代码，并编译。
VerilogHDL代码
module full_adder_1(ina,inb,ci,co,sum);
input ina,inb,ci;
output co,sum;
assign {co,sum}=ina+inb+ci;
endmodule
3、Test bench仿真代码：
`timescale 1ns/1ns
module full_adder_tb;
reg a,b,c;
wire co,sum;
integer i,j;
parameter delay=100;
full_adder_1 U1(a,b,c,co,sum);
initial
begin
a=0;b=0;c=0;
for(i=0;i2;i=i+1)
for(j=0;j2;j=j+1)
begin
a=i;b=j;c=0;
#delay;
end
for(i=0;i2;i=i+1)
for(j=0;j2;j=j+1)
begin
a=i;b=j;c=1;
#delay;
end
end
endmodule
RTL视图
仿真结果
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