现代电子测量技术8PPT课件.ppt

(2) 十进锁相合成单元 VCO PD LPF 1.8～2.7 MHz 100KHz 谐波 形成 Nfi DS-1原理框图 M1 （＋） M2 （＋） 9MHz 1.2～1.3MHz 基准 后一位合成单元 10.2～10.3MHz ÷ 10 12～13 MHz 1.2～1.3 MHz 倍频环 1）DS-1合成单元 2）DS-2合成单元 VCO PD LPF 1.8～2.7 MHz 100KHz 谐波 形成 Nfi DS-2原理框图 M1 （＋） M2 （＋） 9MHz 1.2～1.3MHz 基准 “×10KHz”单元输出 19.2～19.3MHz 21～22MHz 倍频环 ×2 18MHz 3）DS-3合成单元 VCO PD LPF 101～92 MHz 1MHz 谐波 形成 Nfi DS-3原理框图 倍频环 fi 4）DS-4合成单元 PD LPF VCO M （－） DS-2的输出 0：80MHz 加法混频环 21～22MHz 101～122MHz DS-4原理框图 基准 倍频环 5MHz VCO PD LPF 谐波 形成 1：90MHz 2：100MHz （3）输出频率的连续调节 为了使输出频率连续可调，频率合成器中加入了一个内插振荡器 VCO PD LPF 1.2～1.3 MHz 100KHz 谐波 形成 内插振荡器组成框图 基准 1 2 S + P 当选择开关S置于1时，内插振荡器是一个倍频环，它输出一个1.2MHz的固定点频，此时频率合成器只能输出离散频率。 当内插振荡器的开关S置于2时，VCO就作为一个频率连续可调的振荡器工作，调节电位器P，改变VCO的偏压，可使它的输出在1.2MHZ～1.3MHZ之间连续变化。 8.3.3 提高频率分辨力的锁相合成技术 1 提高频率分辨力的技术途径 频率增量越小，转换时间越长，转换时间的计算一般采用经验公式8.9。 在保证转换时间不便的前提下，提高频率分辨力的途径主要有：多环频率合成法；小数分频法。 2 多环频率合成法 下面是一个三环锁相频率合成器原理框图 三环PLL合成器 VCOB PDB LPFB fB fi ÷NB ÷M VCOC PDC LPFC － BPF fo VCOA PDA LPFA + ÷NA fA ×NA PLL + PLL ÷M ×NB PLL fi fo 三环合成器简化框图 fB fA 环A输出频率为: 环B的输出频率为: 由环C有： 因此，合成器的输出频率为 ： 3 小数分频法小数分频是通过可变分频和多次平均的办法实现 例如要实现4.3的小数分频，只要在10次分频中作7（即10-3）次除4，3次除5就可以得到。又如，要实现7.32的小数分频，只要在每100次分频中作68（100-32）次除7，32次除8即可。 VCO PD LPF ui fi ÷N fo N存储器 F存储器 uo 脉冲 删除 接口 小数分频实现电路图 OVF ACCU 例: 分频比为4.3的实现过程 若分频比为4.3 ,则在输入信号的10个周期内，输出信号为43个周期。每一次循环过程中，在ui各周期内，累加器的值和其分频系数如表8-1所示。 序号 1 2 3 4 5 6 7 8 9 10 累加值 0.3 0.6 0.9 0.2 0.5 0.8 0.1 0.4 0.7 0 分频 系数 4 4 4 5 4 4 5 4 4 5 表8-1 输入信号每周期内的分频系数和累加值（分频比为4.3） 小数分频电路的改进 小数分频时,输入输出频率之比不是整数,使得鉴相器的输出出现阶梯电压变化，这个电压加到VCO上会使得合成器频谱变差。同时累加值（累加器ACCU中的存数）恰好也是与其一致的阶梯变化，因此将该数据进行D/A转换后加到PD的输出端就可以抵消该变化。 VCO PD LPF ur fr ÷N DAC fo N存储器 F存储器 uo 脉冲 删除 接口 ﹢ 改进的小数分频实现电路图 + OVF ACCU - 8.3.4 扩展频率上限的锁相合成技术 扩展频率上限的方法: 前置分频器法;多模分频器法。 1 前置分频器法 前置分频法是在反馈回路加一个前置的固定分频器，先将输出频率进行固定模数为的分频，然后再送到可编程分频器进行可变的分频。 前置分频锁相频率合成器 PD LPF VCO ÷N ÷M 模数控制 fi fo fd 该方法使频率上限提高了M倍，但频率分辨力下降了M倍。 第8章 信号的产生 8.1 信号源概述 8.2 正弦、脉冲及函数发生器 8.3 锁相频率合成信号的产生 8.4 直接数字合成技术 8.5 合成信号源简介 8.1 信号源概述 信号源的作用和组成 信号源的