数字集成电路设计流程.ppt

精选ppt 实际设计流程 系统功能设计 输出：语言或功能图 软件支持：多目标多约束条件优化问题 无自动设计软件 仿真软件：VHDL仿真器、Verilog仿真器 实际设计流程 2、逻辑和电路设计 概念：确定满足一定逻辑或电路功能的由逻辑或电路单元组成的逻辑或电路结构 过程： A.数字电路：RTL级描述 逻辑综合(Synopsys,Ambit) 逻辑网表 逻辑模拟与验证，时序分析和优化 难以综合的：人工设计后进行原理图输入，再进行逻辑模拟 电路实现（包括满足电路性能要求的电路结构和元件参数)：调用单元库完成； 没有单元库支持：对各单元进行电路设计，通过电路模拟与分析，预测电路的直流、交流、瞬态等特性，之后再根据模拟结果反复修改器件参数，直到获得满意的结果。由此可形成用户自己的单元库 单元库：一组单元电路的集合 经过优化设计、并通过设计规则检查和反复工艺验证，能正确反映所需的逻辑和电路功能以及性能，适合于工艺制备，可达到最大的成品率。 元件 门 元胞 宏单元(功能块) 基于单元库的描述：层次描述 单元库可由厂家提供，可由用户自行建立 1.4.6 现场可编程门阵列FPGA FPGA比PLD更大、更复杂，并具有现场可编程特性。其基本特点： ※??? 无定制掩膜层 ※??? 基本逻辑单元和互连采用编程的方法实现 ※?? 核心电路是规则的可编程基本逻辑单元阵列，可以实现组合逻辑和时序逻辑 ※??? 基本逻辑单元被可编程互连矩阵包围 ※??? 可编程I/O单元围绕着核心电路 ※ 设计的ASIC一般都有冗余问题 ※ 设计周期很短 ，但单片电路价格较高 FPGA具有不同容量的系列产品，容量有万门级、十万门级、百万门级等多种。 FPGA的转换 FPGA转换到门阵列，降低价钱 网表转换，用布局布线后提出的网表及库单元映射 时序一致性 门阵列芯片的可测性（FPGA母片经过厂家严格测试） 管脚的兼容性 多片FPGA向单片门阵列转换 兼容设计方法 不同的设计方法有各自的优势，如果把它们优化组合起来，则有望设计出性能良好的电路。 以微处理器为例 数据逻辑：位片式或阵列结构网络，图形重复多：BBL方法，ALU、移位器、寄存器等作为单元进行人工全定制设计 随机控制逻辑：差别较大，SC或PLA方法实现 存储器：ROM或RAM实现 1.5 设计流程图例 ASIC设计流程是指从电路输入到完成版图设计直到完成后仿真的整个过程： 1.设计输入－－ 采用硬件描述语言（HDL）或电路图的输入方式输入电路原理图； 2. 逻辑综合－－采用HDL和逻辑综合工具产生网表，说明各逻辑单元的连接关系。 3. 系统划分－－将大系统划分成若干个ASIC模块。 4. 布图前仿真－－检查设计功能是否正确。 5. 布图规则－－在芯片上排列网表的模块。 6. 布局－－决定模块中单元的位置。 7. 布线－－单元与模块之间连线。 8. 提取－－确定互连的电阻和电容。 9. 布图后仿真－－检查加上互连线负载后的电路设计效果。 1.6 ASIC成本评述 IC设计需要根据电路功能和性能要求，选择电路形式、器件结构、工艺方案和设计规则，尽量减小芯片面积、降低设计成本、缩短设计周期，最终设计出正确、合理的掩膜版图，通过制版和工艺流片得到所需的集成电路。 从经济学的角度看，ASIC的设计要求是在尽可能短的设计周期内，以最低的设计成本获得成功的ASIC产品。 但是，由于ASIC的设计方法不同，其设计成本也不同。 全定制设计周期最长，设计成本贵，设计费用最高，适合于批量很大或者对产品成本不计较的场合。 半定制的设计成本低于全定制，但高于可编程ASIC，适合于有较大批量的ASIC设计。 用FPGA设计ASIC的设计成本最低，但芯片价格最高，适合于小批量ASIC产品。 现在的大部分ASIC设计都是以半定制和FPGA形式完成的，所以我们仅就具有可比性的FPGA、MGA和CBIC的设计成本进行比较、分析。 1.6.1 ASIC工艺成本比较 半定制和FPGA可编程ASIC设计的元件成本比较： CBIC元件成本 MGA FPGA 按照