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用Mentor Graphics公司的 ModelSim做分析设计报告人：余舟电子科技大学—Mentor Graphics公司 EDA/SOC设计及培训中心培训简介 内容：熟悉ModelSim5.6的仿真环境， 学习 ModelSim的使用面向对象：EDA设计大赛参赛人员培训单位：电子科技大学—Mentor Graphics公司EDA/SOC设计及培训中心培训议程EDA设计概述ModelSim产品简介用ModelSim进行功能仿真用ModelSim进行时序仿真具体使用及讨论时间EDA设计概述设计规范修改设计设计输入RTL仿真设计综合布局和布线门级仿真时序分析系统上验证系统产品ModelSim产品简介（1）由Mentor Graphics公司 的子公司Model Tech公司开发工业上最通用的仿真器之一支持Verilog 和 VHDL仿真OEM版本允许Verilog仿真 或者 VHDL 仿真ModelSim产品简介（2）ModelSim/SE首要的版本，能混合仿真Verilog 和 VHDLModelSim/XEOEM版,包含Xilinx公司的库文件ModelSim/AEOEM版,包含Altera公司的库文件ModelSim产品简介（3）ModelSim 用户界面main主窗口:source源窗口structure结构窗口Wavelist波形和列表窗口process处理窗口:Signalvariable信号和变量窗口dataflow数据流窗口ModelSim产品简介（4）Main 窗口ModelSim --这是设计加载前的提示符--能浏览帮助, 编辑库, 编辑源代码而不用调用一个设计VSIM --设计加载后显示的提示符 --告诉我们仿真器的行为动作(命令、信息、声明)ModelSim产品简介（5）Main 窗口：库Design Menu - Browse Libraries加入新库或编辑已有的库浏览和编辑库目录ModelSim产品简介（6）Main 窗口：启动窗口Design Menu - Load New Design用于选择要加载的设计选择:时间分辨率支持 1, 10,100等多种时间尺度包含顶级设计单元的库顶级设计单元Entity/Architecture构造模块ModelSim产品简介（7）Main 窗口：选项Options Menu -Simulation OptionsModelSim产品简介（8）Structure 窗口设计的结构多层浏览VHDL (o) - Package, component instantiation, generate and block statementsVerilog (?) – module实例, named fork, named begin, task,和 functionInstantiation label, entity/module, architecture成为当前层 for Source 和 Signals 窗口, updates Process 和Variables 窗口ModelSim产品简介（9）Source 窗口ModelSim产品简介（10）Source 窗口描述显示所选的HDL项的信息检查显示所选HDL项当前仿真值1) 高亮信号, 变量, 常数, 线网, 或寄存器右击鼠标 （或 Object Menu - Examine/Description）ModelSim产品简介（11）Process 窗口显示外部和内部的处理View - Active显示当前仿真众所有在执行前预定的processesView - In Region显示在Structure 窗口中选定的所有processes 的名字ModelSim产品简介（12）Process 窗口显示外部和内部的处理View - Active显示当前仿真众所有在执行前预定的processesView - In Region显示在Structure 窗口中选定的所有processes 的名字指示器Ready被预定执行的ProcessWait处理正等待 VHDL 信号或Verilog 线网改变 或等待超时DoneProcess has executed a VHDL wait statement without a time-out or sensitivity listModelSim产品简介（13）Signals 窗口紧跟Structure窗口显示Structure窗口的当前层HDL项的名称和值层次 - (+)可展开的, (-)已展开的VHDL 信