FPGA的阵列乘法器的设计与实现.docxVIP

PAGE 1 PAGE 1 FPGA的阵列乘法器的设计与实现  本文先对乘法器进行了分析，然后用现场可编程门阵列(FPGA)实现了阵列乘法器，并分析了设计原理。  0引言  乘法是运算中的基本算法，应用也最为广泛。在计算机中乘法最基本的操作就是移位相加，各类乘法最终都要归结为这一点。早期计算机中为了简化硬件结构，采用串行的移位乘法方案，即多次执行“加法-移位”操作来实现。这种方法并不需要许多器件。然而串行方法究竟太慢，自从大规模集成电路问世以来，出现了各种形式的并行乘法器，一部分即为流水式阵列乘法器。  1二进制乘法器  设有两个不带符号的M×N位二进制整数：  它们的乘积用X和表示，按“手工计算”的方法给出就是：  从中可以看出，只要ak≠0，输入量X就随着k的位置连续地变化，然后累加X2k。假如ak=0，就可以忽视相应的转换相加。  以201×9为例，可以知道N=8，X=9，A当k由0开始递增时，对A的ak位进行分析，a0=1，则X20=9；a1=0，则X21=0；…a7=1，则X27=9×128=1152。同时，将计算结果X2k：9，0，0，72，0，0，576，1152进行累加。最终各部分结果之和即为201×9的乘积1809。  1.1移位乘法器  移位乘法器计算过程为：将A依次向右移一位，并检查其最低位a0，假如不为零，则将X与部分和相加，然后将X向左移一位；假如为零，则仅仅将X向左移一位。移位时，X的低端和A的高端均补零。  可以看出由于第一个操作数X是并行形式的，而第二个操作数A是逐位形式的，所以刚才描述的乘法器也称为串行/并行乘法器。假如两个操作数都是串行的，那么这一结构称为串行/串行乘法器。这样的乘法器只需要一个全加器，但是计算乘积所需的时间更长。  1.2阵列乘法器  移位乘法器是通过牺牲时间来降低复杂性，还有一种方法通过增加复杂性来换取速度，称之为“阵列”，或者叫并行/并行乘法器。  在M×N位不带符号整数的阵列乘法中，每一个部分乘积项（位积）akxj叫做一个被加数。这M×N个被加数{akxj|0≤k≤N-1，0≤j≤M-1}可以用M×N个与门并行地产生，并且并行提交给N2个加法器单元的加法器阵列。图1给出了一个4×4位阵列乘法器规律电路。 图14位阵列乘法器 该乘法器的总的乘法时间可以估算如下：令Ta为与门的传输延迟时间，Tf为全加器(FA)的进位传输延迟时间，假定用2级“与非”规律来实现FA的进位链功能，那么我们就有：  因而得M×N位不带符号的阵列乘法器总的乘法时间Ts为：  这种乘法器要实现N×N位时，需要N（N-1）个全加器和N2个与门。故可以看出，阵列乘法器相对于移位乘法器大大增加了复杂性，但却缩短了时间。  本文先对乘法器进行了分析，然后用现场可编程门阵列(FPGA)实现了阵列乘法器，并分析了设计原理。  0引言  乘法是运算中的基本算法，应用也最为广泛。在计算机中乘法最基本的操作就是移位相加，各类乘法最终都要归结为这一点。早期计算机中为了简化硬件结构，采用串行的移位乘法方案，即多次执行“加法-移位”操作来实现。这种方法并不需要许多器件。然而串行方法究竟太慢，自从大规模集成电路问世以来，出现了各种形式的并行乘法器，一部分即为流水式阵列乘法器。  1二进制乘法器  设有两个不带符号的M×N位二进制整数：  它们的乘积用X和表示，按“手工计算”的方法给出就是：  从中可以看出，只要ak≠0，输入量X就随着k的位置连续地变化，然后累加X2k。假如ak=0，就可以忽视相应的转换相加。  以201×9为例，可以知道N=8，X=9，A当k由0开始递增时，对A的ak位进行分析，a0=1，则X20=9；a1=0，则X21=0；…a7=1，则X27=9×128=1152。同时，将计算结果X2k：9，0，0，72，0，0，576，1152进行累加。最终各部分结果之和即为201×9的乘积1809。  1.1移位乘法器  移位乘法器计算过程为：将A依次向右移一位，并检查其最低位a0，假如不为零，则将X与部分和相加，然后将X向左移一位；假如为零，则仅仅将X向左移一位。移位时，X的低端和A的高端均补零。  可以看出由于第一个操作数X是并行形式的，而第二个操作数A是逐位形式的，所以刚才描述的乘法器也称为串行/并行乘法器。假如两个操作数都是串行的，那么这一结构称为串行/串行乘法器。这样的乘法器只需要一个全加器，但是计算乘积所需的时间更长。