FPGA设计的四种常用思想与技巧.docxVIP

PAGE 1 PAGE 1 FPGA设计的四种常用思想与技巧  本文争论的四种常用FPGA/CPLD设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD规律设计的内在规律的体现，合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。  本文争论的四种常用FPGA/CPLD设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD规律设计的内在规律的体现，合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。  FPGA/CPLD的设计思想与技巧是一个特别大的话题，由于篇幅所限，本文仅介绍一些常用的设计思想与技巧，包括乒乓球操作、串并转换、流水线操作和数据接口的同步方法。期望本文能引起工程师们的留意，假如能有意识地利用这些原则指导日后的设计工作，将取得事半功倍的效果！  1乒乓操作  乒乓操作是一个常常应用于数据流掌握的处理技巧，典型的乒乓操作方法如图1所示。  图1典型的乒乓操作方法  乒乓操作的处理流程为：输入数据流通过输入数据选择单元将数据流等时安排到两个数据缓冲区，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口RAM(DPRAM)、单口RAM(SPRAM)、FIFO等。在第一个缓冲周期，将输入的数据流缓存到数据缓冲模块1；在第2个缓冲周期，通过输入数据选择单元的切换，将输入的数据流缓存到数据缓冲模块2，同时将数据缓冲模块1缓存的第1个周期数据通过输入数据选择单元的选择，送到数据流运算处理模块进行运算处理；在第3个缓冲周期通过输入数据选择单元的再次切换，将输入的数据流缓存到数据缓冲模块1，同时将数据缓冲模块2缓存的第2个周期的数据通过输入数据选择单元切换，送到数据流运算处理模块进行运算处理。如此循环。  乒乓操作的最大特点是通过输入数据选择单元和输出数据选择单元按节拍、相互协作的切换，将经过缓冲的数据流没有停顿地送到数据流运算处理模块进行运算与处理。把乒乓操作模块当做一个整体，站在这个模块的两端看数据，输入数据流和输出数据流都是连续不断的，没有任何停顿，因此特别适合对数据流进行流水线式处理。所以乒乓操作常常应用于流水线式算法，完成数据的无缝缓冲与处理。  乒乓操作的第二个优点是可以节省缓冲区空间。比如在WCDMA基带应用中，1个帧是由15个时隙组成的，有时需要将1整帧的数据延时一个时隙后处理，比较直接的方法是将这帧数据缓存起来，然后延时1个时隙进行处理。这时缓冲区的长度是1整帧数据长，假设数据速率是3.84Mbps，1帧长10ms，则此时需要缓冲区长度是38400位。假如采用乒乓操作，只需定义两个能缓冲1个时隙数据的RAM(单口RAM即可)。当向一块RAM写数据的时候，从另一块RAM读数据，然后送处处理单元处理，此时每块RAM的容量仅需2560位即可，2块RAM加起来也只有5120位的容量。  图2低速模块处理高速数据流  另外，奇妙运用乒乓操作还可以达到用低速模块处理高速数据流的效果。如图2所示，数据缓冲模块采用了双口RAM，并在DPRAM后引入了一级数据预处理模块，这个数据预处理可以依据需要的各种数据运算，比如在WCDMA设计中，对输入数据流的解扩、解扰、去旋转等。假设端口A的输入数据流的速率为100Mbps，乒乓操作的缓冲周期是10ms。以下分析各个节点端口的数据速率。  A端口处输入数据流速率为100Mbps，在第1个缓冲周期10ms内，通过输入数据选择单元，从B1到达DPRAM1。B1的数据速率也是100Mbps，DPRAM1要在10ms内写入1Mb数据。同理，在第2个10ms，数据流被切换到DPRAM2，端口B2的数据速率也是100Mbps，DPRAM2在第2个10ms被写入1Mb数据。在第3个10ms，数据流又切换到DPRAM1，DPRAM1被写入1Mb数据。  认真分析就会发觉到第3个缓冲周期时，留给DPRAM1读取数据并送到数据预处理模块1的时间一共是20ms。有的工程师困惑于DPRAM1的读数时间为什么是20ms，这个时间是这样得来的：首先，在在第2个缓冲周期向DPRAM2写数据的10ms内，DPRAM1可以进行读操作；另外，在第1个缓冲周期的第5ms起(肯定时间为5ms时刻)，DPRAM1就可以一边向500K以后的地址写数据，一边从地址0读数，到达10ms时，DPRAM1刚好写完了1Mb数据，并且读了500K数据，这个缓冲时间内DPRAM1读了5ms；在第3个缓冲周期的第5ms起(肯定时间为35ms时刻)，同理可以一边向500K以后的地址写数据一边从地址0读数，又读取了5个m