辽宁工程技术大学 EDA技术与VHDL语言 考试试卷（A）.doc

（装订线内不准做答）线订装辽宁工程技术大学 EDA技术与VHDL语言 （装订线内不准做答） 线 订 装 PAGE 第PAGE 2页（共6页） 学号姓名 学 号 姓 名 班 级 线 订 装 （请将座位号 填在此处） 考试试卷 说明：本次考试 120 分钟， 22 道小题，共计 6 页，总分 100 分 题号 一 二 三 四 五 六 七 八 九 十 总分 分值 20 10 40 30 100 得分 A 考试科目 EDA技术与VHDL语言 考试类型 考试 考试方式 □闭卷 □半开卷 □开卷 学年学期 20 － 20 学年第 二 学期 适用专业 年 级 电子信息工程 教研室主任 一、选择题（在每个小题四个备选答案中选出一个正确答案，填在下面的表格中中）（本大题共10小题，每小题2分，总计20分） 1 2 3 4 5 6 7 8 9 10 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程(B)A. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试 B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试 2．ENTITY counter IS PORT( Clk : IN STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0)); END ___B___________; A. counter23 B. counter C. work D. entity 3．ENTITY counter IS PORT( Clk : IN STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0)); ……………. ARCHITECTURE a OF __B______ IS A. counter23 B. counter C. work D. STD_LOGIC 4．ARCHITECTURE a OF mux4 IS BEGIN …… END ___A___； A.. a B. b C. c D. ARCHITECTURE 5．CPLD的可编程是主要基于什么结构DA .查找表（LUT）；B. ROM可编程； C. PAL可编程；D. 与或阵列可编程； 6．在VHDL语言中，下列对时钟边沿检测描述中，错误的是：___D______ A. if clkevent and clk = 1 then B. if clkstable and not clk = 1 then C. if rising_edge(clk) then D. if not clkstable and clk = 1 then 7．IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称 为CA. 硬IP；B. 固IP；C. 软IP；D. 都不是； 8．下列标识符中，__________是不合法的标识符。B A. State0 B. 9moon C. Not_Ack_0 D. signall 9．不完整的IF语句，其综合结果可实现________。A A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 10．以进程中的变量赋值语句，其变量更新是_________。A A.立即完成； B.按顺序完成； C.在进程的最后完成； D.都不对。 二、EDA名词解释（写出下列缩写的中文（或者英文）含义，总计10分） 11．ASIC 专用集成电路 12．FPGA 现场可编程门阵列 13．IP 知识产权核（软件包） 14．JTAG 联合测试行动小组 15． HDL 硬件描述语言 三、回答下列问题(本大题共4小题，每小题10分,总计40分） 16、画出用PROM完成半加器逻辑阵列图 17、下面程序是转换函数CONV_INTEGER（）完成的3-8译码器的设计程序，试补充完整。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder3to8 IS PORT ( input: IN STD_LOGIC_VECTOR (2 DOWNTO 0); outpu