CPLD在多路高速同步数据采集系统中的应用.docxVIP

PAGE PAGE 1 CPLD在多路高速同步数据采集系统中的应用 以（Altera）公司7000S系列CPLD产品之一EPM7128S-10为掌握核心，掌握模/数转换电路，最多可完成32路模拟数据的16位高速同步A/D转换。  图1为与A/D转换电路相关的系统外围电路框图。外部32路模拟输入通过调理电路后，CPLD掌握多路切换器选通某一路信号送入A/D转换器（（AD）676）进行A/D转换，转换结果经过数据缓冲在合适的时候通过总线被读入处理器。一般的设计思路如下：①主处理器直接掌握A/D转换电路，完成模拟输入信号的采集保持、A/D转换器的掌握、通道的切换、数据的读取以及掌握注入信号完成模拟通道的自检等。这种解决方案占用主处理器大量的I/O资源和处理时间，在高速采集与大计算量的时实系统中是不行取的：一方面由于处理器的I/O资源极其有限，同时又要求大量的汇编软件协作，不利于设计的移植；另一方面由于频繁地执行I/O操作完成相对定时关系，来实现高速数据采集，不利于系统调度软件的设计的其它软件模块的时实执行，由于此段I/O操作类似于原子操作，很难解决其它模块响应时间可能较长的冲突。②采纳其它廉价的从处理器，如MCS-51（单片机）来掌握上述过程，使之与主处理器并行化。但此时从处理器与主处理器之间的高速数据实时交换就成为瓶颈，而且由于MCS-51单片机亦为软件化流程掌握，存在跑飞的可能，两处理器的同步又成为新的问题。应用CPLD器件就可以很好地解决上述冲突，实现配置随便可改写和高速硬件流掌握等。随着ISP器件的进展，CPLD已经日益广泛地应用到高速数据采集系统中，但都是很考虑设计本身的容错、自检力量和使用的敏捷性，不利于故障的定位和嵌入式应用的移植。本设计中采纳CPLD作为A/D转换电路的掌握器，和主处理器并行交互数据，很好地解决了上述冲突。  为突出重点，EPM7128S、AD676、LF398等器件的简介此处不作介绍，仅列出AD676的掌握时序，如图2所示。 图2 多路模拟信号的同步采样一般有两种实现方法：一种为多个A/D转换器同时进行转换；另一种为仅有一个A/D转换器，各通道同时采样，然后分时转换。考虑到16位高速A/D转换器AD676的价格因素，采纳后一种方案。AD676有三个掌握信号：SAMPLE、AD-CLK、CAL。它们需要肯定的时序协作才能正常工作，如图2所示。由于AD676的转换结果不具备三态输出功能，所以需增加74F574和总线进行隔离，为此配置掌握信号WRAD、RDAD；同时要考虑到32路模拟信号的采样保持掌握S/H、多路切换器的掌握信号M1A4~M1A0，以及输入模拟信号选择M0A1~M1A0、数据预备好信号INT1等共14个。CPLD和处理器采纳并行（接口），因此其输入信号有：系统复位信号（RS）T、处理器的读/写信号RD/WR、片选信号（IOS）TROBE、外部（时钟）输入CLK、帮助地址信号A20~A17和A5~A0、AD676的反馈输入BUSY，共22个输入。外加双向数据总线D07~D00。设计中没有将总线（隔离器）74F574集成到CPLD中，主要考虑到保留适当的I/O等资源用于系统的地址译码和其它帮助功能。地址译码等帮助模块比较简洁且与特定的处理器相关，故此处不作介绍。  虽然有复位默认值，但CPLD为敏捷掌握多路模拟量的同步A/D转换，要求处理器正确设置两个掌握参数，即进行数/模转换的模拟量通道的总个数SUM和数/模转换的初始通道号chan；然后再对CPLD写入启动A/D转换命令，这样CPLD即可脱离处理器，掌握A/D转换电路。CPLD首先根据LF398的时序要求产生其所需的采样保持信号S/H完成32路模拟量的同步采样，然后根据图2所示的通常转换时序掌握AD676去完成一次转换。一旦该次转换完成，使能WRAD信号，锁存转换结果到74F574，并发出数据预备好信号INT1，同时标识内部状态信号，作为中断恳求通知处理器，或者供处理器查询状态。CPLD将始终等待处理器将该次转换结果取走才取消此标示信号。在CPLD等待的过程中，处理器亦可命令CPLD提前结束转换，以适应不同的应用要求。转换结果取走后，CPLD清除内部的标识信号和数据预备好信号，SUM的映像减1，若不为0，chan的映像加1，输出到M1A[4..0]去切换至下一通道，连续根据图2所示的通常转换时序工作；若为0，则该次采样转换完成，等待处理器的下一次启动信号。这样，只占用了处理器的一个中断恳求资源和少数外部空间，就实现了最多至32路模拟信号的同步高速数模转换。为使设计具有肯定的容错功能，在A/D转换器空闲时，处理器才可以启动A/D自校准（测试），但此时CPLD应当防止处理器误启动A/D转换。当A/D转换器空闲