半导体集成电路6章下.pptVIP

半导体集成电路;第六章 CMOS基本逻辑电路;CMOS静态逻辑门的优缺点;CMOS传输门;逻辑门的设计;2.5;逻辑门的设计;逻辑门的设计;逻辑门的设计;逻辑门的设计;CMOS传输门的三种工作状态;逻辑门的设计;或门;通道选择电路;与非门和或非门;异或门和异或非门;CMOS逻辑门电路 CMOS传输门电路 CMOS传输门 CMOS传输门逻辑电路 CMOS双稳态触发器 RS触发器 D触发器 CMOS多米诺逻辑 CMOS施密特触发器; 电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。;双稳态触发器;与非门CMOS RS 触发器;; 触发器输出与输入的逻辑关系;设原态为“0”态;0;设原态为“1”态;1;设原态为“1”态;;与非门 CMOS R－S 触发器状态表;或非门组成的CMOS RS触发器;逻辑电路、符号与功能表;CMOS逻辑门电路 CMOS传输门电路 CMOS传输门 CMOS传输门逻辑电路 CMOS双稳态触发器 RS触发器 D触发器 CMOS多米诺逻辑 CMOS施密特触发器;D触发器的功能;逻辑图与功能表;D型主从触发器;主要用于分频器、计数器和寄存器。 基于主从CMOS D触发器的4分频器电路。 DEF为D触发器单元，CLR为清零信号，SET为置位信号。 ;CMOS逻辑门电路 CMOS传输门电路 CMOS传输门 CMOS传输门逻辑电路 CMOS双稳态触发器 RS触发器 D触发器 CMOS多米诺逻辑 CMOS施密特触发器;基本动态CMOS门;优点：需要元件少，电源与地之间不存在直流通路； 与器件尺寸无关，设计时可采用最小尺寸，面积小。 每个输入端只与一个NMOS管栅极相连，输入电容减小至少一半。 缺点：所有输入只能在预充电阶段变化，在求值阶段必须保持稳定。 电荷的再分布效应会损害输出节点的电压值。;加入静态反相器的动态逻辑极连(多米诺逻辑);进一步改进的多米诺CMOS逻辑;CMOS逻辑门电路 CMOS传输门电路 CMOS传输门 CMOS传输门逻辑电路 CMOS双稳态触发器 RS触发器 D触发器 CMOS多米诺逻辑 CMOS施密特触发器;CMOS施密特触发器电路;整形过程;