用VHDL语言设计实现基于FPGA的数字频率计.doc

摘要 摘要 I I 电子科技大学211楼308 数字频率计 用VHDL语言设计实现基于FPGA的数字频率计 学号 姓名 [2014/04/07-2014/04/30] 摘 要 本文重点介绍了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成。该设计的频率计能准确的测量频率在10Hz到10MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片上取得良好测试效果。 关键词：FPGA，VHDL，ISE，频率计 目录 目录 Ⅲ Ⅱ 目 录 TOC \o 1-3 \h \z \u 第一章 引言 1 第二章 基于FPGA的VHDL设计流程 2 2.1 概述 2 2.2 VHDL语言介绍 2 2.2.1 VHDL的特点 3 2.3 FPGA开发介绍 4 第三章 数字频率计的软件开发环境 5 3.1 开发环境 5 3.2 ModelSim介绍 5 3.3 ISE介绍 6 第四章 数字频率计的设计与实现 7 4.1 任务要求 7 4.2 测量原理 7 4.2.1 频率或时间的原始基准 8 4.2.2 电子计数器测频方法 9 4.3 设计方案与系统需求 10 4.4 各模块的功能及实现 12 4.4.1 分频器 12 4.4.2 闸门选择器 13 4.4.3 测频控制器 14 4.4.4 计数器 15 4.4.5 锁存器 16 4.4.6 扫描显示控制系统 17 4.4.6 7段译码显示控制系统 18 4.5 分配引脚和下载实现 19 4.6 误差分析 19 4.6.1 ±1误差 20 4.6.2 标准频率误差 21 4.6.3 结论 21 第五章 实验结论及总结 23 参考文献 24 致 谢 25 附 录 26 附录1. 分频器程序 26 附录2. 闸门选择器程序 28 附录3. 测频控制器程序 29 附录4. 计数器程序 30 附录5. 锁存器程序 31 附录5. 扫描显示控制程序 33 附录5. 译码系统程序 34 第一章 引言 PAGE 1 第一章 引言 在电子技术领域内，频率是一个最基本的参数，频率与其它许多电参量的测量方案、测量结果都有十分密切的关系。如时间，速度等都涉及到或本身可转化为频率的测量。因此，频率的测量就显得更为重要。而且，目前在电子测量中，频率的测量精确度是最高的.现在市场上有各种多功能，高精度，高频率的数字频率计，但价格不菲。而在实际工程中，不是对所有信号的频率测量都要求达到非常高的精度。因此，本文提出了一种能满足一般测量精度要求，但成本低廉的数字频率计的设计方案。 本文主要任务是针对设计的要求，基于FPGA利用硬件描述语言VHDL完成数字频率计的设计，通过仿真，分析，综合并最终下载到FPGA里面去实现。除被测信号的整形部分、键输入部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。 电子科技大学现代电子技术综合实验报告 第二章 基于FPGA的VHDL设计流程 PAGE 4 PAGE 3 第二章 基于FPGA的VHDL设计流程 2.1 概述 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。频率计的设计有传统方法和现代方法，传统的设计方法耗时耗功，设计强度大，且容易出错，设计的质量不一定是最好的。自然我们考虑到现代方法，即二十世纪八十年代兴起的电子设计自动化技术，英文为Electronic Design Auto，缩写为EDA。在EDA设计工具中，用的最广泛的是VHDL和VERILOG，当然还有其它的。比较VHDL和VERILOG，在顶层设计方面VHDL优于VERILOG，在门级电路设计方面VERILOG优于VHDL。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言，将使整个系统大大简化，提高整体的性能和可靠性。本次的频率计设计主要是顶层设计，目的是设计6位十进制频率计，学习常用的数字系统设计方法。采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件