Verilog-HDL-设计与综合-数字集成电路设计概述.docx

? ? Verilog HDL 设计与综合/数字集成电路设计方法概述 part5 ? ? 26.时序电路的特点和时序电路的设计方法对于一个时序电路来讲，可以把它分为一部分组合逻辑和一部分存储逻辑输出方程由输入信号和当前的状态所决定驱动方程也是由输入信号和当前的状态所决定组合电路和时序电路的最大区别在于，时序电路会有一部分存储的功能，但是从电路形式来看，既包括了组合逻辑，又包括了存储逻辑1.状态机描述2.结构性描述3.行为级描述27.触发器和移位寄存器目前在集成电路中，最为常用的是D类型触发器，JK触发器和反转触发器等，相对来说使用较少IF、ELSE语句在使用的过程中，一定要注意冗余项时序电路允许在寄存器以后反馈到寄存器输入端的过程移位寄存器触发器和触发器之间是没有组合电路的，所以高速16位右移移位寄存器：28.计数器对于一个计数器而言，计数器需要通过级联的方式增加它的计数长度，或产生一些特殊的计数情况移位型计数器扭环形移位计数器，它相当于输入信号中间是一个移位计数器，中间有一个1它的输出结果取反之后进入到输入信号端，这样就形成了扭环形计数器通过多种计数器写的方式，可以设计出不同类型的计数器，通过这些计数器的组合或者结构性的描述，就可以形成任何计数器的类型29.信号产生器状态图类型：产生一个有限状态机的形式，也可以用三大方程的方式进行结构性描述移位寄存器类型：移位寄存器是速度非常快的一种方式，其优势在于，由于没有组合电路在中间所以延迟只有传输延迟，所以它的速度在数字电路中是最快的，缺点在于需要产生的信号数量lc比较多，电路规模比较大计数器加组合输出网络类型：对于一个序列来讲，可以将其分成两个部分，第一个是序列长度，第二个是序列内容 移位寄存器加组合逻辑反馈电路类型：m序列信号发生器：一个典型的采用数学结构产生的一种发生器结构eg：30.有限状态机有限状态机的组成实际上就是对于时序电路的一个表述过程，包括了组合电路和存储电路两部分存储电路公有一个状态转移的信号mealy：输出信号是由状态和输入信号共同决定的moore：输出信号只由状态信号所决定格雷编码比二进制编码的优势在于，在顺序执行的过程中相邻位置上只有一个比特发生变化ONE HOT编码从某一状态变到任何一个状态，只会变化两个电平两段式与三段式的区别在于：两段式将它的输出方程和激励方程合成为一段三段式：硬件描述语言在有限状态机的表述过程中，通常会根据设计的需求采用两段式或三段式的方式输出方程只有状态敏感事件表时，那么它一定是一个 MOORE型的状态机 关注博主即可阅读全文 ? -全文完-