VLSI数字集成电路设计-组合逻辑门.docx

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2022-03-18 发布于浙江
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? ? VLSI数字集成电路设计组合逻辑门 ? ? 文章目录 1.互补CMOS的静态特性 2. 互补CMOS的传播延时 3.大扇入时的设计技术 4.逻辑门的延时计算 1.互补CMOS的静态特性由于A、B=0，有很大的上拉作用，所以曲线如图又由于体效应：所以另外两条如图 2. 互补CMOS的传播延时 3.大扇入时的设计技术 1. 增大晶体管尺寸可以减少电阻，但是会增加较大的寄生电容，多用作无负载的时候 2.逐级加大晶体管尺寸基于该例子的公式，可以知道使R1最小，R2次之，降低起主要作用的电容 3.处理关键路径 4.重组逻辑结构 4.逻辑门的延时计算 tp0：反相器的本征延迟f：等效扇出，定义为：该门的外部负载电容 / 输入电容，f又称电气努力（electric effort）p：该复合门 / 简单反相器的本征（无负载）延迟g：逻辑努力（logic effort）————对于给定负载，复合门必须比反相器“更努力”才能得到类似相应一些常用的 p：一些常见的g 逻辑努力： h=fg 为门努力 ? -全文完-