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? ? VLSI数字信号处理系统 第七章脉动结构设计 ? ? VLSI数字信号处理系统——第七章脉动结构设计 作者：夏风喃喃 参考： (1) VLSI数字信号处理系统:设计与实现 （美）Keshab K.Parhi／著 (2) socvista /u/socvista?from=wenku 文章目录 VLSI数字信号处理系统——第七章脉动结构设计 一. 引言 二. 脉动阵列设计方法原理 三. FIR脉动阵列 3.1 设计B1（输入广播，结果移动，权重保持） 3.2 设计B2（输入广播，权重移动，结果保持） 3.3 设计F（结果扇入，输入移动，权重保持） 3.4 设计R1（结果保持，输入和权重反向移动） 3.5 设计R2和双R2（结果保持，输入和权重同方向但不同速度移动） 3.6 设计W1（权重保持，输入和结果反向移动） 3.7 设计W2和双W2（权重保持，输入和结果同方向但不同速度移动） 3.8 应用变换的关联脉动设计 四. 调度矢量的选择 4.1 基于调度不等式选择 S T S^T ST 4.2 规则迭代算法(RIA)描述 4.3 应用简化依赖图(RDG)的调度矢量和脉动阵列设计 五. 矩阵乘法与二维脉动阵列设计 六. 包含延迟的空间表示脉动阵列（略） 七. 结论 一. 引言 脉动阵列：多个相同的处理单元（简称PE）按一定互联规则组成的网络，称为脉动阵列。脉动阵列可以是一维线形、二维三角形、二维矩形、二维六边形、二维二叉树型、三维长方体形等等。 脉动阵列特点： 每一个节点，也就是PE，也称为胞元，都是相同的。 每个PE只与其相邻的PE进行通信，也就是说PE之间的通信具有局部性，而且通信是规则的。如果通信不是局部的而且不规则，那么网络中各PE的连接关系将会很错乱，硬件上进行布局布线也会遇到困难。 每个PE都有其局部的存储器，也就是PE的某些边带有延时，延时在硬件上对应于寄存器。这说明脉动阵列数据储存具有局部性，同时这也是流水运行的必要条件。 由于脉动阵列的以上特点，造成PE之间的高度流水化、规则化，因此系统吞吐率非常大且易于VLSI的实现。工程上为了扩大脉动阵列的用途，会引入一些弛豫，比如允许使用邻近（靠近但不是相邻）互联，使用数据广播操作，以及在系统中使用不同的胞元，尤其是边界上的胞元往往和网络内部胞元不太一样。 二. 脉动阵列设计方法原理 规则迭代算法依赖图：不是任意的算法都可以用脉动阵列来实现，只有规则的迭代算法，画出该算法的依赖图（DG），才能用投影技术设计出脉动结构。如果依赖图的任一节点沿某个方向的边存在，则称依赖图是规则的，通俗的说，依赖图的所有节点具有相同形式的边。设计方法步骤： 投影矢量 d T = [ d 1 d 2 ] d^T=[d_1\quad d_2] dT=[d1?d2?]：位移为d或者d的倍数的两个节点由同一个处理器执行。 处理器空间矢量 P T = [ p 1 p 2 ] P^T=[p_1\quad p_2] PT=[p1?p2?]：任何标示为 I T = [ i j ] I^T=[i\quad j] IT=[ij]的节点将被处理器以 P T I P^TI PTI处理。 调度矢量 S T = [ s 1 s 2 ] S^T=[s_1\quad s_2] ST=[s1?s2?]：任何标示为 I T = [ i j ] I^T=[i\quad j] IT=[ij]的节点在时间 S T I S^TI STI执行。 硬件利用率 H U E = 1 / ∣ S T d ∣ HUE=1/\vert S^Td\vert HUE=1/∣STd∣：同样的处理器执行两次任务间隔 ∣ S T d ∣ \vert S^Td\vert ∣STd∣时间单位。一个问题可选择不同的投影、处理器空间矢量和调度矢量设计出很多脉动结构。这些矢量必须满足下面推导的可行性限制调条件： 处理器空间矢量 P P P和投影矢量 d d d必须正交， P T d = 0 P^Td=0 PTd=0。 如果节点A和B映射到同一个处理器，则它们不能在同一时间执行， S T d ≠ 0 S^Td≠0 STd?=0。 边映射：如果依赖图中包含边 e e e，则在脉动阵列中引入一条延时为 S T e S^Te STe的边 P T e P^Te PTe。 三. FIR脉动阵列 3.1 设计B1（输入广播，结果移动，权重保持） 把DG图所在的i-j空间投影到一维脉动阵列空间。一维脉动阵列是一个2维空间，一个维度是PE空间，另一个维度是时间；同理二维脉动阵列是一个3 维空间，其中两个维度形成PE平面网络，另外一个维度是时间。对一维脉动阵列，时间轴不能和PE轴平行；对二维脉动阵列，时间轴不能和PE平面平行，即可行性限制条件。 如图4，蓝色坐标轴P