VLSI数字信号处理系统-第十三章位级运算架构.docx

? ? VLSI数字信号处理系统 第十三章位级运算架构 ? ? VLSI数字信号处理系统——第十三章位级运算架构 作者：夏风喃喃 参考： (1) VLSI数字信号处理系统:设计与实现 （美）Keshab K.Parhi／著 (2) socvista /u/socvista?from=wenku 文章目录 VLSI数字信号处理系统——第十三章位级运算架构 一. 引言 二. 并行乘法器 2.1 具有符号扩展的并行乘法 2.1.1 并行(串行进位)阵列乘法器 2.1.2 并行(进位保留)阵列乘法器 2.2 Baugh-Wooley乘法器 2.3 改进的Booth重编码并行乘法器 三. 交织布局规则与基于位平面的数字滤波器（略） 四. 位串行乘法器 4.1 利用Horner法则的Lyon位串行乘法器的设计 4.2 利用脉动映射的位串行乘法器的设计 五. 位串行滤波器的设计与实现 5.1 位串行FIR滤波器 5.2 位串行IIR滤波器 六. 正则符号数运算 6.1 CSD表示法 6.2 CSD乘法 七. 分布式运算（略） 7.1 传统的分布式运算（略） 7.2 使用偏移二进制编码的分布式运算（略） 7.3 分布式运算的ROM分解（略） 八. 结论 一. 引言 在DSP程序中，最为常见的运算就是乘法和加法。在高级设计中，常常会碰到乘法和加法的位级架构设计，涉及到位并行、位串行和数位串行三种实现类型。位并行系统每个时钟周期处理输入样点的一个字，占用资源多但速度快；位串行系统每个时钟周期处理输入样点的一个位，速度慢但占用资源少；而数位串行居于两者之间，是一个折中方案。 有符号数定点2的补码表示(2C)：一个W位[-1,1)的数A可表示为：A = a 0 a 1 a 2 ? ? ? a W ? 1 = ? a 0 + ∑ i = 1 W ? 1 a i ? 2 ? i (1) A=a_0a_1a_2···a_{W-1}=-a_0+\sum^{W-1}_{i=1}a_i·2^{-i}\tag{1} A=a0?a1?a2????aW?1?=?a0?+i=1∑W?1?ai??2?i(1)其中， a 0 ∈ { 0 , 1 } ? a i ∣ i = 1 , . . . , W ? 1 ∈ { 0 , 1 } a_0\in\{ 0,1\}\bigwedge a_i|_{i=1,...,W-1}\in\{0,1\} a0?∈{0,1}?ai?∣i=1,...,W?1?∈{0,1}，根据2C数定义， a 0 a_0 a0?称为符号位，公式(1)定义了一个 [ ? 1 , 1 ) [-1,1) [?1,1)的小数。 对于公式(1)所表示的定点数记为S1.W-1。一般的，定点数SN.M，其中S表示一位符号位，N位整数位，M位小数位。 二. 并行乘法器 2.1 具有符号扩展的并行乘法 Horner法则：多项式求值快速算法，可用于设计迭代乘法器，使用最少的乘法次数计算多项式的值，具体如下。Horner法则将上式改写为下式：只需要N次乘法和N次加法。所需乘法次数Horner方式最少，乘法次数和加法次数恰好是多项式阶数大小。 例如具体的定点2的补码乘法如下：上式乘法运算变为取相反数或者右移( 2 ? i 2^{-i} 2?i)操作。根据Horner法则设计的乘法公式如下：并行乘法器（阵列乘法器）设计：注意，第四行清楚的表示了补码的相反数即“当前补码每一位取反+LSB’1” 。上式写成竖式表格如下：上图中上下两行相加，必须进行符号位对齐，即需要进行符号位扩展，如下图所示。实际上如果不对输入进行限制，则最终计算结果可能内部溢出，解决方法是多进行一位符号扩展。若计算定长乘法，则方框中尾数可舍弃，如下图所示。乘法器说本质就是多次部分积累加运算，快速完成多次累加的具体设计有下面串行进位和进位保留两种。 2.1.1 并行(串行进位)阵列乘法器 采用串行进位的阵列乘法器依赖图如下图所示，使用水平的割集流水线可将关键路径从2W(+1*)缩短为W。 2.1.2 并行(进位保留)阵列乘法器 进位保留加法优势在于多次累加，将三个加数转化为二个加数。如下所示。采用进位保留累加方式的阵列乘法器依赖图如下图所示，不计矢量合并器，关键路径长度为W-1(+1*)，同样的可以使用割集流水线斩断关键路径，关键路径缩短为1。矢量合并加法器如下图所示。（注意）进位保留加法器符号扩展：除了第一次累加是正常符号扩展之外，第二次和第三次（除了矢量合并外所有后面的累加），其符号扩展应该是“和最高位 ? \bigoplus ?相应的进位位”作为符号扩展，而不是“和最高位”作为符号扩展位！ 2.2 Baugh-Wooley乘法器 将原始乘法公式变形：